计算机组成原理历年真题.docx
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计算机组成原理历年真题
2009年计算机统考——计算机组成原理部分
11．冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是。
A．指令操作码的译码结果B．指令和数据的寻址方式
C．指令周期的不同阶段D．指令和数据所在的存储单元
12．一个C语言程序在一台32位机器上运行。
程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。
当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是。
A．x=0000007FH，y=FFF9H，z=00000076H
B．x=0000007FH，y=FFF9H，z=FFFF0076H
C．x=0000007FH，y=FFF7H，z=FFFF0076H
D．x=0000007FH，y=FFF7H，z=00000076H
13．浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。
设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。
若有两个数X=27×29/32，Y=25×5/8，则用浮点加法计算X+Y的最终结果是。
A．001111100010B．001110100010
C．010000010001D．发生溢出
14．某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。
每个主存块大小为32B，按字节编址。
主存129号单元所在主存块应装入到的Cache组号是。
A．0B．1C．4D．6
15．某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。
现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是。
A．1、15B．2、15C．1、30D．2、30
16．某机器字长为16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。
假定取指令时，每取一个字节PC自动加1。
若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是。
A．2006HB．2007HC．2008HD．2009H
17．下列关于RISC的叙述中，错误的是。
A．RISC普遍采用微程序控制器
B．RISC大多数指令在一个时钟周期内完成
C．RISC的内部通用寄存器数量相对CISC多
D．RISC的指令数、寻址方式和指令格式种类相对CISC少
18．某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns、和60ns，则该计算机的CPU时钟周期至少是。
A．90nsB．80nsC．70nsD．60ns
19．相对于微程序控制器，硬布线控制器的特点是。
A．指令执行速度慢，指令功能的修改和扩展容易
B．指令执行速度慢，指令功能的修改和扩展难
C．指令执行速度快，指令功能的修改和扩展容易
D．指令执行速度快，指令功能的修改和扩展难
20．假设某系统总线在一个总线周期中并行传输4B信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是。
A．10MB/sB．20MB/sC．40MB/sD．80MB/s
21．假设某计算机的存储系统由Cache和主存组成，某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是。
A．5%B．9.5%C．50%D．95%
22．下列选项中，能引起外部中断的事件是。
A．键盘输入B．除数为0
C．浮点运算下溢D．访存缺页
43．（8分）某计算机的CPU主频为500MHz，CPI为5（即执行每条指令平均需5个时钟周期）。
假定某外设的数据传输率为0.5MB/s，采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断服务程序包含18条指令，中断服务的其他开销相当于2条指令的执行时间。
请回答下列问题，要求给出计算过程。
（1）在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？
（2）当该外设的数据传输率达到5MB/s时，改用DMA方式传送数据。
假定每次DMA传送块大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，则CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？
（假设DMA与CPU之间没有访存冲突）
44.某计算机字长16位，采用16位定长指令字结构，部分数据通路结构如图17所示。
图17中所有控制信号为1时表示有效、为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从总线打入MDR。
假设MAR的输出一直处于使能状态。
加法指令“ADD（R1）,R0”的功能为（R0）+（（R1））->（R1），即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。
表1给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表1描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。
表1
时钟
功能
有效控制信号
C1
MAR<-（PC）
PCout,MARin
C2
MDR<-M（MAR）,PC<-（PC）+1
MemR,MDRinE,PC+1
C3
IR<-（MDR）
MDRout,IRin
C4
指令译码
无
11．C。
考查指令的执行过程。
通常完成一条指令可分为取指阶段和执行阶段。
在取指阶段通过访问存储器可将指令取出；在执行阶段通过访问存储器可以将操作数取出。
这样，虽然指令和数据都是以二进制代码形式存放在存储器中，但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令；在执行阶段访存取出的二进制代码是数据。
12．D。
考查符号位的扩展。
结合题干及选项可知，int为32位，short为16位；又C语言的数据在内存中为补码形式，故x、y的机器数写为0000007FH、FFF7H。
执行z=x+y时，由于x是int型，y为short型，故需将y的类型强制转换为int，在机器中通过符号位扩展实现，由于y的符号位为1，故在y的前面添加16个1，即可将y强制转换为int型，其十六进制形式为FFFFFFF7H。
然后执行加法，即0000007FH+FFFFFFF7H=00000076H，其中最高位的进位1自然丢弃。
故选D。
13．D。
考查浮点加法运算。
根据题意，X可记为00,111；00,11101（分号前为阶码，分号后为尾数），Y可记为00,101；00,10100。
首先对阶，X、Y阶码相减，即00,111-00,101=00,111+11,0111=00,010，可知X的阶码比Y的价码大2，根据小阶向大阶看齐的原则，将Y的阶码加2，尾数右移2位，可得Y为00,111；00,00101。
尾数相加，即00,11101+00,00101=01,00010，尾数相加结果符号位为01，故需进行右规。
规格化，将尾数右移1位，阶码加1，得X+Y为01,000；00,1000，阶码符号位为01，说明发生溢出。
14．C。
考查Cache与主存的映射方式。
由于Cache共有16块，采用2路组相联，因此共有8组，0，1，2，?
，7。
主存的某一字块按模8映射到Cache某组的任一字块中，即主存的第0，8，16?
字块可以映射到Cache第0组2个字块的任一字块中，而129号单元是位于第4块主存块中，因此将映射到Cache第4组2个字块的任一字块中。
注意：
由于在计算机系统结构中和计算机组成原理的某些教材中介绍的组相联跟此处的组相联并不相同，导致部分考生理解错题目。
考生应以真题为准，以后再出现类似题目，应以此种解答为标准。
15．D。
考查存储器的扩展。
首先确定ROM的个数，ROM区为4KB，选用2K×8位的ROM芯片，需要
采用字扩展方式；60KB的RAM区，选用4K×4位的RAM芯片，需要4K?
8?
2片，2K?
860K?
8?
30片，采用4K?
4
字和位同时扩展方式。
16．C。
考查相对寻址。
相对寻址EA=（PC）+A，首先要求的是取指令后PC的值。
转移指令由两个字节组成，每
取一个字节PC自动加1，因此取指令后PC值为2002H，故EA=（PC）+A=2002H+06H=2008H。
17．A。
考查RISC的特性。
相对于CISC计算机，RISC计算机的特点是指令条数少；指令长度固定，指令格式和寻址种类少；只有取数/存数指令访问存储器，其余指令的操作均在寄存器之间进行；CPU中通用寄存器多；大部分指令在一个或者小于一个机器周期内完成；以硬布线逻辑为主，不用或者少用微程序控制。
18．A。
考查流水线中时钟周期的特性。
时钟周期应以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成。
19．D。
考查硬布线控制器的特点。
硬布线控制器的速度取决于电路延迟，所以速度快；微程序控制器采用了存储程序原理，每条指令都要访控存，所以速度慢。
硬布线控制器采用专门的逻辑电路实现，修改和扩展困难。
20．B。
考查总线的基本概念。
总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来衡量，单位可用字节/秒（B/s）表示。
根据题意可知，在2×（1/10MHz）秒内传输了4B，所以4B×10MHz/2=20MB/s。
21．D。
考查Cache的命中率。
命中率=Cache命中的次数/所有访问次数，有了这个公式这道题就很容易看出，要注意的一点是看清题，题中说明的是缺失50次，而不是命中50次，仔细审题是做对题的第一步。
22．A。
考查中断的分类。
43.
（1）按题意，外设每秒传送0.5MB，中断时每次传送4B。
中断方式下，CPU每次用于数据传送的时钟周期为5×18+5×2=100。
为达到外设0.5MB/s的数据传输率，外设每秒申请的中断次数为0.5MB/4B=125000。
1s内用于中断的开销为100×125000=12500000=12.5M个时钟周期。
CPU用于外设I/O的时间占整个CPU时间的百分比为12.5M/500M=2.5%。
（2）当外设数据传输率提高到5MB/s时，改用DMA方式传送，每次DMA传送5000B，1s内需产生的DMA次数为5MB/5000B=1000。
CPU用于DMA处理的总开销为1000×500=500000=0.5M个时钟周期。
CPU用于外设I/O的时间占整个CPU时间的百分比为0.5M/500M=0.1%。
44．解答：
2010年计算机统考——计算机组成原理部分
12．下列选项中，能缩短程序执行时间的措施是
Ⅰ．提高CPU时钟频率Ⅱ．优化数据通路结构
Ⅲ．对程序进行编译优化
A．仅Ⅰ和ⅡB．仅Ⅰ和ⅢC．仅Ⅱ和ⅢD．Ⅰ、Ⅱ和Ⅲ
13．假定有4个整数用8位补码分别表示r1=FEH，r2=F2H，r3=90H，r4=F8H，若将运算结果存放在一个8位寄存器中，则下列运算中会发生溢出的是。
A．r1×r2B．r2×r3
C．r1×r4D．r2×r4
14．假定变量i、f和d的数据类型分别为int、float和double（int用补码表示，float和double分别用IEEE754单精度和双精度浮点数格式表示），已知i=785，f=1.5678e3，d=1.5e100。
若在32位机器中执行下列关系表达式，则结果为“真”的是
Ⅰ．i==（int）（float）iⅡ．f==（float）（int）f
Ⅲ．f==（float）（double）fⅣ．（d+f）-d==f
A．仅Ⅰ和ⅡB．仅Ⅰ和ⅢC．仅Ⅱ和ⅢD．仅Ⅲ和Ⅳ
15．假定用若干个2K×4位的芯片组成一个8K×8位的存储器，则地址0B1FH所在芯片的最小地址是。
A．0000HB．0600HC．0700HD．0800H
16．下列有关RAM和ROM的叙述中，正确的是
Ⅰ．RAM是易失性存储器，ROM是非易失性存储器
Ⅱ．RAM和ROM都采用随机存取方式进行信息访问
Ⅲ．RAM和ROM都可用作Cache
Ⅳ．RAM和ROM都需要进行刷新
A．仅Ⅰ和ⅡB．仅Ⅱ和Ⅲ
C．仅Ⅰ、Ⅱ和ⅣD．仅Ⅱ、Ⅲ和Ⅳ
17．下列命中组合情况中，一次访存过程中不可能发生的是。
．A．TLB未命中，Cache未命中，Page未命中
B．TLB未命中，Cache命中，Page命中
C．TLB命中，Cache未命中，Page命中
D．TLB命中，Cache命中，Page未命中
18．下列寄存器中，汇编语言程序员可见的是
A．存储器地址寄存器（MAR）B．程序计数器（PC）
C．存储器数据寄存器（MDR）D．指令寄存器（IR）
19．下列选项中，不会引起指令流水线阻塞的是。
．A．数据旁路（转发）B．数据相关
C．条件转移D．资源冲突
20．下列选项中的英文缩写均为总线标准的是
A．PCI、CRT、USB、EISA
B．ISA、CPI、VESA、EISA
C．ISA、SCSI、RAM、MIPS
D．ISA、EISA、PCI、PCI-Express
21．单级中断系统中，中断服务程序内的执行顺序是。
Ⅰ．保护现场Ⅱ．开中断Ⅲ．关中断Ⅳ．保存断点Ⅴ．中断事件处理Ⅵ．恢复现场Ⅶ．中断返回A．Ⅰ->Ⅴ->Ⅵ->Ⅱ->ⅦB．Ⅲ->Ⅰ->Ⅴ->ⅦC．Ⅲ->Ⅳ->Ⅴ->Ⅵ->ⅦD．Ⅳ->Ⅰ->Ⅴ->Ⅵ->Ⅶ22．假定一台计算机的显示存储器用DRAM芯片实现，若要求显示分辨率为1600×1200，颜色深度为24位，帧频为85Hz，显存总带宽的50%用来刷新屏幕，则需要的显存总带宽至少约为。
A．245Mbit/sB．979Mbit/sC．1958Mbit/sD．7834Mbit/s
二、综合应用题
43．（11分）某计算机字长为16位，主存地址空间大小为128KB，按字编址。
采用单字长指令格式，指令各字段定义如图B-4所示。
转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义见表B-1。
（1）该指令系统最多可有多少条指令？
该计算机最多有多少个通用寄存器？
存储器地址寄存器（MAR）和存储器数据寄存器（MDR）至少各需要多少位？
（2）转移指令的目标地址范围是多少？
（3）若操作码0010B表示加法操作（助记符为add），寄存器R4和R5的编号分别为100B和101B，R4的内容为1234H，R5的内容为5678H，地址1234H中的内容为5678H，地址5678H中的内容为1234H，则汇编语言为“add（R4）,（R5）+”（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？
该指令执行后，哪些寄存器和存储单元中的内容会改变？
改变后的内容是什么？
44．（12分）某计算机的主存地址空间大小为256MB，按字节编址。
指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。
现有两个功能相同的程序A和B，其伪代码如下：
假定int类型数据用32位补码表示，程序编译时i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（十进制数）。
请回答下列问题，要求说明理由或给出计算过程。
（1）若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？
（2）数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？
（3）程序A和B的数据访问命中率各是多少？
哪个程序的执行时间更短？
2010年计算机统考——计算机组成原理部分解析
12．D。
考查计算机的性能指标。
Ⅰ．CPU的时钟频率，也就是CPU主频率，一般说来，一个时钟周期内完成的指令数是固定的，所以主频越高，CPU的速度也就越快，程序的执行时间就越短。
Ⅱ．数据在功能部件之间传送的路径称为数据通路，数据通路的功能是实现CPU内部的运算器和寄存器以及寄存器之间的数据交换。
优化数据通路结构，可以有效提高计算机系统的吞吐量，从而加快程序的执行。
Ⅲ．计算机程序需要先转化成机器指令序列才能最终得到执行，通过对程序进行编译优化可以得到更优的指令序列，从而使得程序的执行时间也越短。
13．B。
考查定点数的运算。
用补码表示时8位寄存器所能表示的整数范围为-128～+127。
由于r1=-2，r2=-14，r3=-112，r4=-8，则r2×r3=1568，结果溢出。
14．B。
考查不同精度的数在计算机中的表示方法及其相互转换。
由于（int）f=1，小数点后面4位丢失，故Ⅱ错。
Ⅳ的计算过程是先将f转化为双精度浮点数据格式，然后进行加法运算，故（d+f）-d得到的结果为双精度浮点数据格式，而f为单精度浮点数据格式，故Ⅳ错。
15．D。
考查存储器的组成和设计。
用2K×4位的芯片组成一个8K×8位存储器，每行中所需芯片数为2，每列中所需芯片数为4，各行芯片的地址分配如下。
第一行（2个芯片并联）：
0000H～07FFH。
第二行（2个芯片并联）：
0800H～0FFFH。
第三行（2个芯片并联）：
1000H～17FFH。
第四行（2个芯片并联）：
1800H～1FFFH。
于是地址0B1FH所在芯片的最小地址即为0800H。
16．A。
考查半导体随机存取存储器。
一般Cache采用高速的SRAM制作，比ROM速度快很多，因此Ⅲ是错误的，排除法即可选A。
RAM需要刷新，而ROM不需要刷新。
17．D。
考查TLB、Cache及Page之间的关系。
TLB即为快表，快表只是慢表（Page）的小小副本，因此TLB命中，必然Page也命中，而当Page命中，TLB则未必命中，故D不可能发生；而Cache的命中与否与TLB、Page的命中与否并无必然联系。
18．B。
考查CPU内部寄存器的特性。
汇编程序员可以通过指定待执行指令的地址来设置PC的值，而IR、MAR、MDR是CPU的内部工作寄存器，对程序员不可见。
19．A。
考查指令流水线的基本概念。
有三种相关可能引起指令流水线阻塞：
①结构相关，又称资源相关；②数据相关；③控制相关，主要由转移指令引起。
数据旁路技术，其主要思想是不必待某条指令的执行结果送回到寄存器，再从寄存器中取出该结果，作为下一条指令的源操作数，而是直接将执行结果送到其他指令所需要的地方，这样可以使流水线不发生停顿。
20．D。
考查典型的总线标准。
目前典型的总线标准有：
ISA、EISA、VESA、PCI、PCI-Express、AGP、USB、RS-232C等。
21．A。
考查中断处理过程。
单级中断系统中，不允许中断嵌套。
中断的处理过程为：
①关中断；②保存断点；③识别中断源；④保存现场；⑤中断事件处理（开中断、执行中断服务程序、关中断）；⑥恢复现场；⑦开中断；⑧中断返回。
其中，①～③由硬件完成，④～⑧由中断服务程序完成。
22．D。
考查显示器的相关概念。
刷新所需带宽=分辨率×色深×帧频=1600×1200×24bit×85Hz=3916.8Mbit/s，显存总带宽的50%用来刷屏，于是需要的显存总带宽为3916.8Mbit/s/0.5=7833.6Mbit/s≈7834Mbit/s。
43.
（1）操作码占4位，则该指令系统最多可有24=16条指令；操作数占6位，寻址方式占3位，于是寄存器编号占3位，则该机最多有23=8个通用寄存器；主存容量为128KB，按字编址，计算机字长为16位，划分为128KB/2B=216个存储单元，故MDR和MAR至少各需16位。
（2）PC和Rn可表示的地址范围均为0～216-1，而主存地址空间为216，故转移指令的目标地址范围为0000H～FFFFH（0～216-1）。
（3）汇编语句“add（R4）,（R5）+”，对应的机器码为0010001100010101B=2315H。
该指令执行后，寄存器R5和存储单元5678H的内容会改变。
执行后，R5的内容从5678H变成5679H。
存储单元5678H中的内容变成该加法指令计算的结果5678H+1234H=68ACH。
一、单项选择题
12．下列选项中，描述浮点数操作速度指标的是A．MIPSB．CPIC．IPCD．MFLOPS
13．float型数据通常用IEEE754单精度浮点数格式表示。
若编译器将float型变量x分配到一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是。
A．C1040000HB．C2420000HC．C1840000HD．C1C20000H14．下列各类存储器中，不采用随机存取方式的是。
A．EPROMB．CDROMC．DRAMD．SRAM
15．某计算机存储器按字节编址，主存地址空间大小为64MB，现用4MB×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是。
A．22位B．23位C．25位D．26位16．偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。
下列寻址方式中，不属于偏移寻址方式的是。
．
A．间接寻址B．基址寻址C．相对寻址D．变址寻址
17．某机器有一个标志寄存器，其中有进位/借位标志CF、零标志ZF、符号标志SF和溢出标志OF，条件转移指令bgt（无符号整数比较大于时转移）的转移条件是。
A．CF?
OF?
1B．SF?
ZF?
1C．CF?
ZF?
1D．CF?
SF?
118．下列给出的指令系统特点中，有利于实现指令流水线的是。
Ⅰ．指令格式规整且长度一致Ⅱ．指令和数据按边界对齐存放Ⅲ．只有Load/Store指令才能对操作数进行存储访问A．仅Ⅰ、ⅡB．仅Ⅱ、ⅢC．仅Ⅰ、ⅢD．Ⅰ、Ⅱ、Ⅲ
19．假定不采用Cache和指令预取技术，且机器处于“开中断”状态，则在下列有关指令执行的叙述中，错误的是。
．．
A．每个指令周期中CPU都至少访问内存一次
B．每个指令周期一定大于或等于一个CPU时钟周期
C．空操作指令的指令周期中任何寄存器的内容都不会被改变D．当前程序在每条指令执行结束时都可能被外部中断打断20．在系统总线的数据线上，不可能传输的是。
．A．指令B．操作数C．握手（应答）信号D．中断类型号
21．某计算机有五级中断L4～L0，中断屏蔽字为M4M3M2M1M0，Mi=1（0≤i≤4）表示对Li级中断进行屏蔽。
若中断响应优先级从高到低的顺序是L4→L0→L2→L1→L3，则L1的中断处理程序中设置的中断屏蔽字是。
A．11110B．01101C．00011D．01010
22．某计算机处理器主频为50MHz，采用定时查询方式控制设备A的I/O，查询程序运行一次所用的时钟周期数至少为500。
在设备A工作期间，为保证数据不丢失，每秒需对其查询至少200次，则CPU用于设备A的I/O的时间占整个CPU时间的百分比至少是。
A．0.02%B．0.05%C．0.20%D．0.50%
二、综合应用题
43．（11分）假定在一个8位字长的计算机中运行如下C程序段：
unsignedintx=134;unsignedinty=246;intm=x;intn=y;
unsignedintz1=x-y;unsignedintz2=x+y;intk1=m-n;intk2=m+n;
若编译器编译时将8个8位寄存器R1～R8分别分配给变量x、y、m、n、z1、z
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