计算机组成汇总参考二.docx

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计算机组成汇总参考二

一、术语解释：

汇总-仅供参考

1．时钟频率：

CPU的主频就是CPU中的主脉冲信号的时钟频率，是CPU时钟周期的倒数。

2．CPI：

表示执行指令所需的时钟周期数。

对于一个程序或一台机器来说，其CPI指该程序或该机器指令集中的所有指令执行所用的平均时钟周期数，此时，CPI是一个平均值。

3．时钟周期：

计算机执行指令的过程被分成若干步骤和相应的动作来完成，每一步动作都要有相应的控制信号进行控制，这些控制信号何时发出、作用时间多长，都要有相应的定时信号进行同步。

因此，CPU必须能够产生同步的时钟定时信号，也就是CPU的主脉冲信号，其宽度称为时钟周期。

4．微程序描述方式：

N6—P59

微程序控制器设计借用程序设计思想，将每个周期所涉及的状态用只读存储器保存起来，执行到某条指令时，把这条指令对应的状态按序取出，转换为控制信号。

优点：

简化设计、灵活、易修改、易维护；缺点：

速度慢。

5．有限状态机描述方式

有限状态机，又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

6．字段直接编码法：

N6—P68

将微指令分成若干字段，每个字段对包含的若干微命令编码。

把互斥微命令组合在同一字段，相容微命令组合在不同字段。

一条微指令中最多可同时发出的微命令个数就是字段数。

7．虚拟存储技术：

N4—P69

所谓虚拟存储，就是把内存与外存有机的结合起来使用，从而得到一个容量很大的“内存”，这就称之为虚拟存储。

8．Cache高速缓存：

位于CPU内部或附近，用来存放当前要执行的局部程序段和数据

用SRAM实现，速度可与CPU匹配，容量小（几MB）

1、Cache是一种小容量高速缓冲存储器，它由SRAM组成。

2、Cache直接制作在CPU芯片内，速度几乎与CPU一样快。

3、程序运行时，CPU使用的一部分数据/指令会预先成批拷贝在Cache中，Cache的内容是主存储器中部分内容的映象。

4、当CPU需要从内存读（写）数据或指令时，先检查Cache，若有，就直接从Cache中读取，而不用访问主存储器。

9．动态存储器刷新

刷新周期：

从上次对整个存储器刷新结束到下次对整个存储器全部刷新一遍为止的时间间隔，为电容数据有效保存期的上限（64ms）。

刷新方式：

1、集中式，2、分散式，3、异步刷新。

集中刷新：

前一段时间正常读/写，后一段时间停止读/写，集中逐行刷新。

特点：

集中刷新时间长，不能正常读/写（死区），很少使用。

分散刷新：

一个存储周期分为两段:

前一段用于正常读/写操作，后一段用于刷新操作。

特点：

不存在死区，但每个存储周期加长。

很少使用。

异步刷新：

结合上述两种方式。

以4096行为例，在64ms时间内必须轮流对每一行刷新一次，即每隔64ms/4096=15.625μs刷新一行。

特点：

结合前两种，效率高，用得较多。

10．总线裁决：

当多个设备需要使用总线进行通信时，采用某种策略选择一个设备使用总线。

11．中断I/O方式

当外设准备好时，便向CPU发中断请求，CPU响应后，中止现行程序的执行，转入一个“中断服务程序”进行输入/出操作，实现主机和外设接口之间的数据传送，并启动外设工作。

“中断服务程序”执行完后，返回原被中止的程序断点处继续执行。

此时，外设和CPU并行工作。

12．多重中断

在一个中断处理（即执行中断服务程序）过程中，若又有新的中断请求发生，而新中断优先级高于正在执行的中断，则应立即中止正在执行的中断服务程序，转取处理新的中断。

这种情况为多重中断，也称中断嵌套。

13．总线

总线是连接两个或多个功能部件的一组共享的信息传输线，它的主要特征就是多个部件共享传输介质。

一个部件发出的信号可以被连接到总线上的其他所有部件所接收。

二、简答题

1.简述单周期处理器的设计原则

I）每条指令都在一个时钟周期内完成。

II）时钟周期以最长的Load指令所花时间为准。

III）无需加临时寄存器存放指令执行的中间结果。

IV）同一个功能部件不能重复使用。

V）控制信号在整个指令执行过程中不变，所以控制器设计简单，只要写出指令和控制信号之间的真值表，就可以设计出控制器。

2.简述数据的检、纠错过程中，比较的结果有哪几种情况

I）没有检测到错误，得到的数据位直接传送出去。

II）检测到差错，并可以纠错。

数据位和比较结果一起送入纠错器，将正确数据位传送出去。

III）检测到错误，但无法确认哪位出错，因而不能进行纠错处理，此时，报告出错情况。

3.简述多周期处理器的设计原则

I）每条指令分成多个阶段，每个阶段在一个时钟内完成

II）不同指令包含的时钟个数不同。

III）阶段的划分要均衡，每个阶段只能完成一个独立、简单的功能，

如：

一次ALU操作、一次存储器访问、一次寄存器存取

IV）需加临时寄存器存放指令执行的中间结果。

V）同一个功能部件能在不同的时钟中被重复使用。

VI）可用有限状态机来表示指令执行流程，并以此设计控制器。

4.简述指令格式的选择应遵循的几条基本原则

I）应尽量短

II）要有足够的操作码位数

III）指令编码必须有唯一的解释，否则是不合法的指令

IV）指令字长应是字节的整数倍

V）合理地选择地址字段的个数

VI）指令尽量规整

5.简述I/O接口的职能

数据缓冲：

提供数据缓冲寄存器，以达到主机和外设工作速度的匹配。

错误或状态检测：

提供状态寄存器，以保存各种错误或状态信息供CPU查用。

控制和定时：

提供控制和定时逻辑，以接受从系统总线来的控制定时信号。

数据格式转换：

提供数据格式转换部件使通过外部接口得到的数据转换为内部接口需要的格式，或在相反的方向进行数据格式转换。

与主机和设备通信：

上述功能通过I/O接口与主机之间、I/O接口与设备之间的通信来完成。

6.简述分页管理内存的基本思想

I）内存被分成固定长且比较小的存储块（页框、实页、物理页）

II）每个进程也被划分成固定长的程序块（页、虚页、逻辑页）

III）程序块可装到存储器中可用的存储块中

IV）无需用连续页框来存放一个进程

V）操作系统为每个进程生成一个页表

VI）通过页表实现逻辑地址向物理地址转换

7.简述每条指令的功能有哪四种基本操作来实现

I）读取某一主存单元的内容，并将其装入某个寄存器；

II）把一个数据从某个寄存器存入给定的主存单元中；

III）把一个数据从某个寄存器送到另一个寄存器或者ALU；

IV）进行某种算术运算或逻辑运算，将结果送入某个寄存器。

8.简述设计处理器的步骤

I）第一步：

分析每条指令的功能。

II）第二步：

根据指令的功能给出所需的元件，并考虑如何将他们互连。

III）第三步：

确定每个元件所需控制信号的取值。

IV）第四步：

汇总所有指令所涉及到的控制信号，生成一张反映指令与控制信号之间关系的表。

V）第五步：

根据表得到每个控制信号的逻辑表达式，据此设计控制器电路。

9.简述系统总线的组成

系统总线通常由一组控制线、一组数据线和一组地址线构成。

也有些总线没有单独的地址线，地址信息通过数据线来传送，这种情况称为数据/地址复用。

I）数据线（DataBus）：

承载在源和目部件之间传输的信息。

数据线的宽度反映一次能传送的数据的位数。

II）地址线（AddressBus）：

给出源数据或目的数据所在的主存单元或I/O端口的地址。

地址线的宽度反映最大的寻址空间。

III）控制线（ControlBus）：

控制对数据线和地址线的访问和使用。

用来传输定时信号和命令信息。

10.简述硬连线路控制器设计的特点

优点：

速度快，适合于简单规整指令集的数据通路，例如，MIPS指令集。

缺点：

设计周期长、繁琐、不易修改和增删指令。

它是一个多输入/多输出的巨大逻辑网络。

对于复杂指令系统来说，结构庞杂，实现困难；修改、维护不易；灵活性差。

甚至无法用有限状态机描述！

三、计算题（课堂习题）

书后例题参考

（一）已传

1、源码一位乘法

定点小数原码小位乘

例3.7已知[X]原=0.1101,[Y]原=0.1011,用原码一位乘法计算[X*Y]原

解：

设：

被乘数寄存器X：

存放被乘数

乘积寄存器P：

开始时，置初始部分积P0＝0；结束时，存放的是8位乘积的高4位。

乘数寄存器Y：

开始时，置乘数；结束时，存放的是8位乘积的低4位。

进位触发器C：

保存加法器的进位信号。

计数器Cn：

存放循环次数。

初值是4，每循环一次，Cn减1，当Cn=0时，乘法运算结束。

先采用无符号数乘法计算1101*1011的乘积，原码一位乘过程如下：

CPYXCn

00000101111014

+1101用乘数的最低位（Y4=1）*X

011011011

0011011013C、P、Y同时右移，最高位补0

+1101用乘数的次低位（Y3=1）*X

100111101

0100111102C、P、Y同时右移，最高位补0

+0000用乘数的次高位（Y2=0）*X

010011110

0010011111C、P、Y同时右移，最高位补0

+1101用乘数的最高位（Y1=1）*X

100011111

0100011110C、P、Y同时右移，最高位补0

符号位为0⊕0=0,因此[X*Y]原=0.10001111

2、已知Cache访问时间为45ns，主存访问时间为200ns，Cache主存系统平均访问时间为58ns，求Cache平均命中率？

（可能给命中率，求其他，记公式即可）

解：

设命中率为H

45H+（200+45）（1-H）=58==》H=93.5%

3、进制转换

4、设指令字长为9位，每个地址码为3位，采用扩展操作码的方式，设计6条两地址指令，和125条零地址指令

假设：

2地址6位，1地址6位，0地址最多可多少位？

5、地址总线：

16位如下，Maybe15位，14位，自己看去，可能ABC卷

需要画图

P145

设地址总线为16位，采用全地址（0000H~FFFFH）译码方案，需用译码器，用16K*8bit的芯片，构造64K*8bit的存储器，完成以下问题

1）列出每个芯片的地址范围

（64K*8bit）/（16K*8bit）=4片

64K=2^16（高2位）16K=2^14（低14位）

0000000000000000~00111111111111110000H~3FFFH

0100000000000000~01111111111111114000H~7FFFH

1000000000000000~10111111111111118000H~BFFFH

1100000000000000~1111111111111111C000H~FFFFH

8K*8bit>>>32K*8bit

32K=2^15（高2位）8K=2^13（低13位）

0000000000000000~00011111111111110000H~1FFFH

0010000000000000~00111111111111112000H~3FFFH

0100000000000000~01011111111111114000H~5FFFH

0110000000000000~01111111111111116000H~7FFFH

2）画出此存储器与系统总线的连接图（字扩充CS分开，位扩充连在一起）

字位同时扩展（16K*4>>>64K*8）

6、磁盘响应时间

7、磁盘波形