基本门电路逻辑符号Word格式.docx
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9、模块的端口类型有：
输入端口（input）、输出端口（output）、输入/输出双向端口（inout）。
10、变量类型：
wire线网型、reg寄存器型、memory寄存器型。
11、由持续赋值语气Assign赋值的变量必须定义：
Wire类型
12、在Always过程语句中被赋值变量必须定义为：
reg类型
13、在模块的端口声明部分如何说明总线型多位信号的位宽。
Wire[7:
0]data；
//说明一个8位数据总线data为wire型；
Wire[31:
0]adder；
//说明一个32位地址总线adder为wire型。
14、wire类型变量和reg类型变量差别是什么？
除了表示组合逻辑电路中的连接线，reg型变量还可以在时序电路中对应具有状态保持作用电路元件，根本区别就在于：
reg型变量在定义时默认的初始值为不定值x，在设计时要求放在always过程语句内部通过过程赋值语句赋予明确的值。
如果寄存器变量没有得到新的赋值，它将一直保持原有的值不变。
15、LED数码管中分为：
共阴极和共阳极。
16、阻塞式blocking的操作符“=”非阻塞式non-blocking的操作符“<
=”
阻塞赋值和非阻塞赋值的基本区别是：
阻塞赋值是顺序执行语句，而非阻塞赋值是并行执行语句。
两种语句的含义不同，建模的应用也就不同。
17、2选1选择器
p20
2选1数据选择器
p64
moduleA（P0,P1,S,F）;
input
P0,P1,S;
outputF;
reg
F;
always@（P0ORP1ORS）
begin
if（S==1’b0）
F=P0;
else
F=P1;
end
endmodule
18、1对2数据分配器
p22
moduleA（S,D,Y0,Y1）;
S,D;
outputY0,Y1F;
assignY0=D*（~S）;
assignY1=D*S;
19、三人表决器
p107
moduleA（b1,b2,b3,u）;
inputb1,b2,b3;
outputu;
wire[1:
0]B;
assignB=b1+b2+b3;
assignu=（B>
=2）?
1:
0;
20、七段LED数码管显示电路
p163
moduleqiduan（
data_in,//七段数码管显示电路的输入，对应图2.1.4中的in3-in0，in3对应输入的高位
data_out）;
//七段数码管显示电路的输出，对应图2.1.4中的g-a，g对应输出的高位
input[3:
0]
data_in;
//输入输出端口定义
output[6:
0]data_out;
reg[6:
//使用always建模组合逻辑需要定义输出为寄存器
always@（data_in）//输入为data_in
begin
case（data_in）//输入的不同情况
4'
b0000:
data_out=7'
b0111111;
//0
b0001:
b0000110;
//1
b0010:
b1011011;
//2
b0011:
b1001111;
//3
b0100:
b1100110;
//4
b0101:
b1101101;
//5
b0110:
b1111100;
//6
b0111:
b0000111;
//7
b1000:
b1111111;
//8
b1001:
b1100111;
//9
default:
b0000000;
//default，当输入为其他值时，输出有效，为全0
endcase
endmodule
21、上升沿触发的D触发器
p185
moduledff（data,clk,q）;
data,clk;
output
q;
always@（posedgeclk）
q<
=data;
22、带异步复位、上升沿触发的D触发器
moduledff_asynrst（data,rst,clk,q）;
data,rst,clk;
always@（posedgeclkorposedgerst）
if（rst==1’b1）
=1’b0;
else
q<
23、带异步置位、上升沿触发的D触发器
moduledff_asynrst（data,rst,set,clk,q）;
data,rst,set,clk;
always@（posedgeclkorposedgerstorposedgeset）
elseif（set==1’b1）
=1’b1;
24、基本十进制计数器
p191
moduleA（clk，cnt）;
clk;
output[3:
0]cnt;
reg[3:
if（cnt==4’d9）
cnt<
=4’b0000;
cny<
=cnt+1’b1;
25、六十进制计数器
（1）十进制计数器
moduleaaa（clk,out,clk_out）;
0]out;
outputregclk_out;
begin
if（out==9）
out=0;
clk_out=1;
out=out+1;
clk_out=0;
（2）六进制计数器
modulebbb（clk,out,clk_out）;
if（out==5）
26、p103
1．
（1）结构描述方式
modulecircuit1（A,B,C,D,F）;
inputA,B,C,D;
nand（W1,A,B）;
and（W2,B,C,D）;
or（F,W1,W2）;
（2）数据流描述方式
modulecircuit2（A,B,C,D,F）;
assignF=（~（A&
B））|（B&
C&
D）;
（3）行为描述方式
regF;
always@（AorBorCorD）
F=（~（A&
27、分频电路设计，输入50MHz，输出1Hz，应对50MHZ输入时钟进行多少次分频，
p228
设原始的时钟周期为T，分频后的周期为t，则分频倍数为：
N=
=
分配系数为50000000，则最大计数到分频系数的一半，所以二进制计数器的位数为24。
moduleeee（clk50m,reset,clk1hz）;
inputclk50m,reset;
outputclk1hz;
regclk1hz;
reg[23:
always@（posedgeclk50morposedgereset）
if（reset==1'
b1）
=4'
b0000;
cnt<
=cnt+1'
b1;
clk1hz<
=1'
b0;
if（cnt==24）
clk1hz<
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