基本门电路逻辑符号Word格式.docx

1、9、模块的端口类型有：输入端口（input）、输出端口（output）、输入/输出双向端口（inout）。10、变量类型：wire线网型、 reg寄存器型、 memory寄存器型。11、由持续赋值语气Assign赋值的变量必须定义：Wire类型12、在Always过程语句中被赋值变量必须定义为：reg类型13、在模块的端口声明部分如何说明总线型多位信号的位宽。Wire7:0 data；/说明一个8位数据总线data为wire型；Wire31:0adder；/说明一个32位地址总线adder为wire型。14、wire类型变量和reg类型变量差别是什么？除了表示组合逻辑电路中的连接线，reg型变

2、量还可以在时序电路中对应具有状态保持作用电路元件，根本区别就在于：reg型变量在定义时默认的初始值为不定值x，在设计时要求放在always过程语句内部通过过程赋值语句赋予明确的值。如果寄存器变量没有得到新的赋值，它将一直保持原有的值不变。15、LED数码管中分为：共阴极和共阳极。16、阻塞式blocking的操作符 “ = ”非阻塞式non-blocking的操作符 “ =2）?1:0;20、七段LED数码管显示电路 p163module qiduan（data_in,/七段数码管显示电路的输入，对应图2.1.4中的in3-in0，in3对应输入的高位data_out）;/七段数码管显示电路的

3、输出，对应图2.1.4中的g-a，g对应输出的高位input3:0 data_in;/输入输出端口定义output6:0 data_out;reg6:/使用always建模组合逻辑需要定义输出为寄存器always（data_in） /输入为data_inbegincase（data_in）/输入的不同情况4b0000: data_out = 7b0111111; / 0b0001:b0000110; / 1b0010:b1011011; / 2b0011:b1001111; / 3b0100:b1100110; / 4b0101:b1101101; / 5b0110:b1111100; / 6

4、b0111:b0000111; / 7b1000:b1111111; / 8b1001:b1100111; / 9default:b0000000; /default，当输入为其他值时，输出有效，为全0endcaseendmodule21、上升沿触发的D触发器 p185module dff（data,clk,q）; data,clk;output q;always（posedge clk）q=data;22、带异步复位、上升沿触发的D触发器module dff_asynrst（data,rst,clk,q）; data,rst,clk;always（posedge clk or posedge

5、 rst）if（rst=1b1）=1b0;else q23、带异步置位、上升沿触发的D触发器module dff_asynrst（data,rst,set,clk,q）; data,rst,set,clk;always（posedge clk or posedge rst or posedge set）else if（set=1b1）=1b1;24、基本十进制计数器 p191module A（clk，cnt）; clk;output3:0 cnt;reg3:if（cnt=4d9）cnt=4b0000;cny=cnt+1b1;25、六十进制计数器（1）十进制计数器module aaa（clk,o

6、ut,clk_out）;0out;output reg clk_out;begin if（out=9）out=0;clk_out=1;out=out+1;clk_out=0;（2）六进制计数器module bbb（clk,out,clk_out）;if（out=5）26、 p1031（1）结构描述方式module circuit1（A,B,C,D,F）;input A,B,C,D;nand（W1,A,B）;and（W2,B,C,D）;or（F,W1,W2）;（2）数据流描述方式module circuit2（A,B,C,D,F）;assign F=（A&B）|（B&C&D）;（3）行为描述方式

7、reg F;always （A or B or C or D）F=（A&27、分频电路设计，输入50MHz，输出1Hz，应对50MHZ输入时钟进行多少次分频， p228设原始的时钟周期为T，分频后的周期为t，则分频倍数为：N=分配系数为50000000，则最大计数到分频系数的一半，所以二进制计数器的位数为24。module eee（clk50m,reset,clk1hz）;input clk50m,reset;output clk1hz;reg clk1hz;reg 23:always（posedge clk50m or posedge reset）if（reset=1b1）=4b0000; cnt=cnt+1b1;clk1hz=1b0; if（cnt=24） clk1hz