基于Synopsys的多功能时钟芯片的设计毕业设计论文文档格式.docx

基于Synopsys的多功能时钟芯片的设计毕业设计论文文档格式.docx

《基于Synopsys的多功能时钟芯片的设计毕业设计论文文档格式.docx》由会员分享，可在线阅读，更多相关《基于Synopsys的多功能时钟芯片的设计毕业设计论文文档格式.docx（45页珍藏版）》请在冰豆网上搜索。

[关键字]硬件描述语言VHDL、Synopsys、Modelsim、低功耗、版图绘制

Thedesignofthemulti-functionclockchipbasedonSynopsys

Abstract：

Thisdesigninordertoreducethecostofelectronicclock,reducetheareaandvolumeelectronicclock,integratedmorepersonalizedfeatures,thenbasedonthehardwaredescriptionlanguageVHDLorVerilogHDLbasedonEDAdesignmethod,todesignanewtypeofelectronicclock.Basedonthefunctionofthesysteminthedesignofreasonabledividedintolayers,forhierarchicaldesignandsimulation,tosimplifythecomplexnumbersystemlogicasabasicmodeltoreducethedifficultyofimplementation.Withdesignmethodofhierarchical,top-downdesign,thedifferentfunctionmodulestogether,finallytheprocessusingModelsimsimulationsoftwareandthedesignoftheintegratedsoftwaresynopsysplatformtocompilethesimulation,theresultingtabletheelectricnetwork,throughthenetworktablecircuitmapelectronicclockchiplayout.Implementscontainsbasicsplitsecond,when（date）（month）（year）,reminders,leapyearlunarcalendardisplay,traditionalfestivalsremind,alarmleapmonthremindandothermulti-functionelectronicclock.TheprocessinvolvesthecompleteprocessofEDAdesign,canbeeasilybychangingtheaddordelete,appliedtovariouskindsofrelatedsystems.

Keywords:

VHDLhardwaredescriptionlanguage,Synopsys,Modelsim,lowpowerconsumption,mapdrawing

4.2.3时钟模块13

引言

Synopsys公司是一家主导于为集成电路设计方面供应电子设计自动化软件（EDA）工具的企业，它为环球的电子市场提供了技术领先的验证平台与IC设计，并着力于复杂芯片上系统（SOCs）的开发。

Synopsys软件中包含20多种设计及验证工具，如代码设计规则检查工具LEDA、RTL级仿真工具VCS-MX、综合工具DesignCompiler、静态时序分析工具PrimeTime、形式验证工具Formality以及综合工具SynplityPro等。

在国内，电子钟行业已经相对比较成熟，本次设计为了降低电子钟的成本，减少电子钟的面积和体积，集成更多的个性化功能，要求基于硬件描述语言VHDL或VerilogHDL为基础的EDA设计方法，设计新型的电子钟。

本设计涉及了EDA设计的完整流程，可以很方便地通过修改增删，应用于各种相关系统中。

第一章:

Synopsys简介

1、Synopsys的简单工作原理

　DesginCompiler（DC）工具是Synopsys公司的旗舰产品，是Synopsys的逻辑综合优化工具，它根据设计描述和约束条件并针对特定的工艺库，自动综合出一个优化的门级别电路。

它提供约束驱动时序最优化，从速度、面积和功耗等方面来优化电路设计，支持平直或层次化设计；

最终得出多种于性能上的报告，从而在提高设计性能的同时也减少了设计的时间。

2、Synopsys的应用

基于Synopsys的芯片设计流程可以分为前端流程和后端流程，前端流程主要是系统设计、逻辑综合并向foundry提交网表，后端流程主要是进行版图设计。

基于Synopsys的前端设计流程主要分为以下几个步骤：

1编写RTLHDL程序代码；

2用LEDA工具对程序进行语法验证；

3用VCS—MXTestBench工具进行功能仿真;

4用DC工具对设计进行综合优化，得到SDF门级网表文件。

第二章：

DesignCompiler和Modelsim简介

2.1DesignCompiler介绍

DesignCompiler能够对时序电路或者层次化的组合电路来优化其可布性、面积和速度。

要按照既定的电路测量特征来实现目标，就要将Design 

Compiler综合至一个电路中，同时将其放入目标库中，如此生成的原理图或者网表才是适用于我们计算机辅助攻击工程（CAE）工具的。

总体上来说，designcompiler作为一种综合性的工具，在VHDL或verilog产生相对的RTL级文件后，对设计设置约束条件，如时序、面积等，产生出对应的设计网表，供应于后端布局布线的使用。

逻辑综合方面就是将我们的HDL语言描述的电路通过转换，最终以工艺库器件来构成网络表格的过程。

synopsys公司的综合工具DesignCompiler是现下比较流行的目前综合工具，在实践和设计的过程中，我们将使用这一工具。

Designcompiler的工作模式分为两种，分别是tcl模式以及图形模式。

如果设计中多直观性有更多的需求，那图形界面designvision将是我们的选择。

但TCL命令行模式对于新手来说则需要再不断的设计过程中摸索，才能逐渐熟悉而达到灵活运用操作。

Tcl模式下的工具在启动之前，我们需要做好四项准备工作：

工具的启动文件、设计的HDL源文件、设计的约束条件、采用的工艺库文件。

在图形界面模式下至少需要所设计的HDL源文件和所采用的工艺库文件。

使用Designcompiler首先要启动文件，启动文件用来指定综合工具所需要的一些初始化信息。

DC名为“.synopsys_dc.setup”的是一个启动文件，在我们启动它时，DC将会按照如下顺序进行搜索，同时安装到相对应目录下的启动文件。

设计的读入有两种方法：

analyze加elaborate和read。

analyze命令主要是为了对RTL代码进行分析和翻译，同时将过程的中间结果量存入到预先指定的库位置中，而下一步工艺映射的准备则少不了以Elaborate命令来设计并且建立好一个结构级的且与工艺无关的描述。

Read命令下，则可将elaborate和analyze的工作完成，与此同时，我们还能用read命令对EDIF进行格式设计、对db进行读取。

不过，矛盾的存在总有其两面性，read命令的缺陷在于对VHDL的构造体选择功能和参数修改上不能提供支持。

在进行下一步的工作之前，需要将连接中定义的模块建立与设计中调用的子模块建立起对应的关系，这种过程称为链接。

该过程的完成可以采用link命令，也能用compiler命令在综合时以隐藏的方式来进行。

而实例唯一化的引出即是当设计过程中的某个子模块被多次调用而来的。

实例唯一化即是对同一个子模块中的几个实例，进而生成几个不同的子设计的过程。

这样的做法在于，要进行实例唯一化，是因为多种电路形式来实现相同模块的不同实例可以在DC综合的过程中使用，这就使得在uniquify命令能够完成实例唯一化的前提下，所看到DC中工作的这些实例是一些不相同的设计。

设计环境包括电源电压参数、电路工作时的温度，还有线上负载、输入驱动、输出负载等情况。

一般的工艺库，工作环境的影响因素或者影响的参数主要有电源电压、温度、工艺偏差、互连模型，采用report_lib命令可以列出工艺库中的各项参数。

设计内部互连线的寄生参数则是通过连线负载来估算的，从而对连线产生的时间延迟做估计，从而让综合的结果尽可能的接近实际值。

而DC中关于连线负载的设定上包括了两个方面：

连线负载模式和连线负载的大小。

为了是电路延时的计算更加的精确，那么DC需要知道的是所设计的输出端驱动的负载大小，我们可以通过键入命令set_load来设置输出端负载。

设计约束明确了设计的目标，设计目标主要包含了面积目标和时延目标两个部分，对应的，则是设计约束的组成也是靠面积约束和时延约束两个部分。

用户的约束文件（UCF）为我们提供的是一个不必回到设计输入工具即能进行约束的逻辑设计的构造方法。

这里我们可以采用平面图编辑器和约束图编辑器的图形化界面对时序和管教约束[2]。

最后就是设计的综合与结果报告。

图2-1基于DesignCompiler的设计流程图

2.2Modelsim介绍

ModelSim是Mentor公司在IC界仿真软件中最为让人接受的HDL语言仿真软件，是现今业界最流行的FPGA仿真器之一。

它所提供的仿真环境相当不错，在行业中是单内核支持Verilog和VHDL混合仿真仿真器的唯一。

Modelsim拥有单一内核支持多种语言的能力，VHDL、Verilog、SystemVerilog、SystemC等，而且支持这些语言的混合仿真。

它采用的编译技术的风格是直接进行优化，以此同时还采用了单一内核仿真技术以及Tcl/Tk技术，编译仿真的速度都是非常快的，编译的代码和平台没有相关性，这也是为了对IP核起到一个保护的作用，而图形界面和用户接口的个性化设计，则为用户提供了一个加快调错的有效手段，它在仿真中，是我们在进行FPGA/ASIC设计的首要选择的软件[1]。

出发点则是为了在软件的环境下，对电路的行为是否和设想的一致做验证。

仿真又可分为两种，分别是时序仿真和功能仿真。

时序仿真，就是我们所说的后仿真，体现在电路对特定的工艺环境的映射下，在对电路的路径延迟和门延迟做出了考虑并且对电路行为的影响后，从