EMP570中文芯片手册.docx

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EMP570中文芯片手册

翻译

源语言：

英语

目标语言：

中文（简体）

英语中文德语检测语言

中文（简体）英语日语

■第1章介绍

■第2章，MAXII架构

■第3章，JTAG和在系统可编程

■第4章，热插拔和上电复位MAXII器件

■第5章，DC和开关特性

■第6章，参考和订购信息

修订历史

请参阅每章自己特定的修订历史。

有关何时

每个章节进行了更新，参阅章修订日期部分，这似乎

在完全手册。

I-2第I：

MAXII器件系列数据表

1。

介绍

瞬时上电，非易失性CPLD的MAX®II系列是基于0.18微米，6layermetal

闪存，密度从240至2,210个逻辑单元（LE）（128至2,210

相当于宏小区）和8千位的非易失性存储。

MAXII器件提供高

I/O数量，快速的性能，可靠的配件与其他CPLD架构。

MultiVolt核心，用户闪存（UFM）块，并增强系统

可编程（ISP），MAXII器件的设计，以降低operatingrevenue，和功耗，同时

提供可编程解决方案的应用，如总线桥接，I/O

扩展，上电复位（POR）和顺序控制和设备配置

控制。

特点

MAXIICPLD具有以下特点：

■低成本，低功耗CPLD

■瞬时上电，非易失性建筑

■待机电流低至29μA

■提供快速传播延迟和时钟输出时间

修订历史

■UFM阻止8千位的非易失性存储

■MultiVolt核心，使外部的电源电压为3.3V/2.5V的装置的

或1.8V

■MultiVoltI/O接口，支持3.3-V,2.5-V,1.8-V,1.5-V的逻辑电平

■总线型结构，其中包括可编程摆率，驱动强度，bushold，

和可编程上拉电阻

■施密特触发器使噪声容限输入（可编程每针）

■I/O是完全兼容的外围组件互连特别

兴趣小组（PCISIG），PCI本地总线规范，2.2版，3.3-V

运行在66MHz的

■支持热插拔

■内置的联合测试行动组（JTAG）边界扫描测试（BST）电路

符合IEEE标准1149.1-1990

■ISP电路与IEEE标准兼容。

1532

MII51001-1.8

1-2第1章：

特点

表1-1列出了MAXII系列的特性。

f对于等效宏单元的更多信息，请参阅MAXII逻辑元件

宏单元转换方法白皮书。

MAXII和MAXIIG设备是在三种不同速度等级-3，-4和-5，与

-3是最快的。

同样，MAXIIZ器件提供两种速度等级：

-6，

-7，-6更快。

这些速度等级指整体相对

性能，而不是任何特定的时序参数。

传播延迟的定时

修订历史

在每个速度等级和密度的号码，请参阅的直流和开关

MAXII器件手册特性的篇章。

表1-2显示了MAXII器件速度等级的产品。

表1-1MAXII系列的特性

特点

EPM240

EPM240G

EPM570

EPM570G

EPM1270

EPM1270G

EPM2210

EPM2210GEPM240ZEPM570Z

LE的2405701,2702,210240570

典型等效宏单元1924409801700192440

等效宏单元范围：

1282402405705701,2701,2702,210128240240570

的UFM大小（位）8,1928,1928,1928,1928,1928,192

最大用户I/O引脚8016021227280160

TPD1（NS）

（1）4.75.46.27.07.59.0

FCNT（兆赫）

（2）304304304304152152

TSU（NS）1.71.21.21.22.32.2

TCO（NS）4.34.54.64.66.56.7

表1-1：

（1）TPD1代表了一个引脚至引脚延时为最坏的情况下，I/O放置一个完整的对角线跨设备和组合逻辑路径

在一个单一的，是相邻的输出引脚的LUT和实验室实施。

（2）最高频率的时钟输入引脚的I/O标准的限制。

16位计数器临界延迟，运行速度比这个数。

表1-2MAXII的速度等级

设备

速度等级

-3-4-5-6-7

EPM240

EPM240G

VVV-

EPM570

EPM570G

VVV-

EPM1270

EPM1270G

VVV-

EPM2210

EPM2210G

VVV-

EPM240Z---VV

修订历史

EPM570Z---VV

第1章：

介绍1-3

特点

MAXII器件可提供节省空间的的FineLineBGA，科技的的FineLineBGA，

薄型四方扁平封装（TQFP）封装（请参阅表1-3和表1-3）。

MAXII器件

支持垂直迁移在同一个包（例如，您可以迁移

在256针的FINELINEBGA之间的EPM570，EPM1270和EPM2210器件

包）。

垂直迁移意味着你可以迁移到其专用的设备

是相同的引脚和JTAG引脚和电源引脚对于一个给定的子集或超集

包跨设备的密度。

在任何包的最大密度最高

电源接脚数量，你必须Insection17出计划的最大密度包中的

提供必要的电源引脚迁移。

对于I/O引脚的迁移跨越

密度，交叉引用可用的I/O引脚器件的引脚超时

计划密度的封装类型，以确定哪些I/O引脚可以迁移。

的Quartus®II软件可以自动交叉引用，并把所有的引脚为您

当给定一个设备迁移列表。

表1-3MAXII封装和用户I/O引脚

设备

68针

微

FINELINE

BGA

（1）

100针

微

FINELINE

BGA

（1）

100针

FINELINE

BGA

（1）

100针

TQFP

144针

TQFP

144针

微

FINELINE

BGA

（1）

256针

微

FINELINE

BGA

（1）

256针

修订历史

FINELINE

BGA

324针

FINELINE

BGA

EPM240

EPM240G

-808080-----

EPM570

EPM570G

-767676116-160160-

EPM1270

EPM1270G

----116-212212-

EPM2210

EPM2210G

-------204272

EPM240Z5480-------

EPM570Z-76---116160-

注意表1-3：

（1）只适用适用于无铅版本的套件。

表1-4。

的的FineLineBGA，TQFP，MAXII和科技的FINELINE网络BGA封装尺寸

包

68针

微

FINELINE

BGA

100针

微

FINELINE

BGA

100针

FINELINE

BGA

100针

TQFP

144针

TQFP

144针

微

FINELINE

BGA

256针

微

FINELINE

BGA

256针

FINELINE

修订历史

BGA

324针

FINELINE

BGA

间距（毫米）0.50.510.50.50.50.511

面积（平方毫米）253612125648449121289361

长×宽

（毫米×毫米）

5×56×611×1116×1622×22×711×1117×1719×19

1-4第1章：

简介

参考文献

MAXII器件具有一个内部线性稳压器，它支持外部

3.3V或2.5V的电源电压，调节电源内部工作

只接受1.8V电压为1.8VMAXIIG和MAXIIZ器件的外部

电源电压MAXIIZ器件的引脚兼容，在与MAXIIG设备上

100针科技的FINELINE网络BGA和256针的科技FINELINEBGA封装。

以外

外部电源电压的要求，MAXII和MAXIIG设备具有相同的

插脚引线和时序规范。

表1-5显示了外部电源电压

MAXII系列的支持。

参考文献

本章引用文件下列文件：

■DC和开关特性一章中的MAXII器件手册

■MAXII逻辑元件宏单元转换方法扩展功能白皮书

文档版本历史

表1-6显示了这一章的修订历史。

表1-5MAXII外接电源电压

设备

EPM240

EPM570

EPM1270

EPM2210

EPM240G

EPM570G

EPM1270G

EPM2210G

EPM240Z

EPM570Z

（1）

MultiVolt核心外部电源电压（VCCINT），，

（2）3.3V，2.5V1.8V

MultiVoltI/O接口电压电平（VCCIO），1.5V，1.8V，2.5V，3.3V1.5V，1.8V，2.5V，3.3V

表1-5：

（1）只接受MAXIIG和MAXIIZ器件的VCCINT引脚的1.8V，1.8-VVCCINT外部电源为设备的核心。

（2）MAXII器件的内部操作在1.8V。

表1-6文档版本历史

日期和版本修订的变化进行了总结，

2008年10月，

版本1.8

■更新“简介”部分。

■更新了新的文件格式。

2007年12月，

version1.7

■更新了表1-1至表1-5。

■增加了“参考文献”一节。

MAXIIZ信息的更新文件。

2006年12月，

1.6版

■添加的文档的修订历史记录-

2006年8月，

1.5版本

■次要更新的功能列表-

2006年7月

版本1.4

■次要更新的表-

第1章：

介绍1-5

文档版本历史

2005年6月，

1.3版本

■更新了表1-1中的时序数-

2004年12月，

1.2版

■更新了表1-1中的时序数-

2004年6月，

1.1版

■更新了表1-1中的时序数-

表1-6文档版本历史

日期和版本修订的变化进行了总结，

1-6第1章：

文档版本历史

MAXII架构2。

介绍

本章介绍了MAXII器件的体系结构，并包含

以下几个部分：

■“功能说明”第2-1页

“■第2-4页的逻辑阵列块”

■“第2-6页上的”逻辑单元

■“多轨互连”第2-12页

■“第2-16页上的”全球信号

■“用户快闪记忆体区块”第2-18页

■“MultiVolt内核”在第2-22页

■第2-23页上的“I/O结构”

功能说明

MAX®II器件包含一个二维的行和列式架构

实现自定义逻辑。

行和列的互连提供了信号互连

之间的逻辑阵列模块（LAB）。

逻辑阵列组成的实验室，10个逻辑单元（LE），每个LAB。

一个LE是一个

小的逻辑单位提供的用户逻辑功能的有效实施。

乳酸菌

被分组为在器件两端的行和列。

多轨互联

提供快速粒状实验室之间的时间延迟。

快速路由的LES

提供了最低限度的时间延迟，以增加层次的逻辑与全局路由

互连结构。

MAXII器件的I/O引脚被送入I/O单元（IOE）位于两端的LAB

行和列的周围的设备。

每个IOE包含一个

双向I/O缓冲区的多种的先进性，功能。

我/O引脚支持施密特

触发器输入和Authoritymay-单端标准，如66兆赫的32位PCI，和

LVTTL。

MAXII器件提供了一个全局时钟网络。

全局时钟网络由

4，推动整个器件的全局时钟线，提供所有的时钟

内的移动设备的资源。

全局时钟的线条也可以用于控制信号

如清晰，预置，或输出使能。

MII510022.2

2-2第2章：

MAXII架构

功能说明

图2-1显示了MAXII器件的功能框图。

每个MAXII器件包含一个闪存块，在其平面布置图。

在

EPM240的移动设备，该块位于该装置的左侧。

EPM570

EPM1270和EPM2210器件，闪速存储器块位于左下角的

面积的装置。

此快闪记忆体储存的大部分被划分为

专用配置闪存（CFM）块。

CFM块提供非易失性

存储可用于所有的SRAM配置信息的。

在CFM

自动下载和配置的逻辑和I/O上电时，

即时操作。

f对于上电时配置的更多信息，请参阅热插拔

和上电复位MAXII器件一章，MAXII器件手册。

MAXII器件内的快闪记忆体的部分被划分为一个小

阻止用户数据。

该用户闪存（UFM）模块批号提供了8,192位

通用的用户存储。

UFM提供可编程的端口连接到

用于读取和写入的逻辑阵列。

此相邻LAB有三个行

块，用的列数不同的设备。

表2-1显示了劳顾会在每个装置中的行和列的数目，以及

EPM570的快闪记忆体领域中的LAB相邻的行和列数，

EPM1270，EPM2210设备。

长LAB行充分的实验室扩展的行

行I/O模块批号从一个侧面相邻的短LAB行

的UFM块;作为劳顾会“列的宽度，其长度显示。

如图2-1所示，MAXII器件的框图

逻辑阵列

模块（LAB）

多轨

互连

多轨

互连

逻辑

元素

逻辑

元素

IOE

IOEIOE

逻辑

元素

逻辑

元素

IOE

逻辑

元素

逻辑

元素

IOEIOE

逻辑

元素

逻辑

元素

逻辑

元素

逻辑

元素

IOEIOE

逻辑

元素

逻辑

元素

第2章：

MAXII架构2-3

功能说明

图2-2显示了一个平面图，MAXII器件。

表2-1所示。

MAXII器件资源

设备UFM块LAB列

LAB行

龙LAB行总的LAB

短LAB行

（宽）

（1）

EPM240164-24

EPM57011243（3）57

EPM127011673（5）127

EPM2210120103（7）221

注意表2-1：

（1）的长度，宽度是指劳顾会列数。

图2-2MAXII器件平面布置图（注1）

注意：

图2-2：

（1）所示的装置中，是一个EPM570装置。

EPM1270和EPM2210器件有一个类似的平面布置图，与更多的LAB。

EPM240设备，CFM

位于设备的左侧和UFM块。

UFM座

CFM座

I/O模块

逻辑阵列

块

I/O模块

逻辑阵列

块

2GCLK

输入

2GCLK

输入

I/O模块

2-4第2章：

MAXII架构

逻辑阵列块

每个实验室由10个LE，LE进位链，LAB控制信号，本地互连，

的查找表（LUT）的链，以及寄存器链连接线。

有26种可能

独特的投入，劳顾会，与另外10个当地的反馈输入线供电的LE

输出在同一个LAB。

本地互连传输信号的LES

同一个实验室。

LUT的链连接到相邻的一个LE的LUT的输出传送

LE快速连续LUT连接在同一个LAB。

寄存器链

连接一个LE的寄存器的输出转移到相邻LE的寄存器

劳顾会内。

的Quartus®II软件内的实验室或相关的逻辑

相邻LAB，允许使用的地方，LUT的链，和寄存器链连接

性能和面积效率。

图2-3显示了MAXII“劳顾会”。

LAB器

劳顾会的本地互连驱动的LE在同一个实验室。

劳顾会本地

互连是由行和列互连和LE在输出

同一个实验室。

相邻劳顾会的，从左侧和右侧，也可以驱动一个LAB的本地

互连通过的的DirectLink连接的的DirectLink连接功能

最大限度地减少了使用的行和列互连，提供更高的性能

和灵活性。

每个LE可以驱动30个LE本地和通过快速的的DirectLink

互连。

图2-4显示的的DirectLink连接。

如图2-3所示。

，MAXIILAB结构

注意：

图2-3：

（1）从实验室到IOEs附近。

的的DirectLink

互连从

相邻的LAB

或IOE

的的DirectLink

互连到

相邻的LAB

或IOE

行互连

列互连

LAB局部互连

的的DirectLink

互连从

相邻的LAB

或IOE

的的DirectLink

互连到

相邻的LAB

或IOE

快速I/O连接

国际雇主组织

（1）

快速I/O连接

国际雇主组织

（1）

LE0

LE1

LE2

LE3

LE4

LE6

LE7

LE8

LE9

LE5

逻辑元件

第2章：

MAXII架构2-5

逻辑阵列块

LAB控制信号

每个实验室都包含专门的逻辑驱动控制信号，它的LE。

控制

信号包括时钟，两个时钟使能，两个异步清除，一个

同步清晰，异步预置/负载，同步负载，并

加/减控制信号，提供最多10个控制信号在一个时间。

虽然同步负载和明确的信号时，一般都采用实施

计数器，。

CL1也可以用于其他功能。

时钟使能信号是联系在一起的。

例如，任何LE在一个特定的LAB使用

labclk1信号也使用labclkena1。

如果实验室使用的上升沿和下降沿

一个时钟的边缘，它也使用两个LAB-的范围内的时钟信号。

置为无效的时钟

在实验室范围内的时钟使能信号关闭。

每个实验室可以使用两个异步明确的信号，和一个异步加载/预置

信号。

默认情况下中，QuartusII软件使用一个非门回推技术

达到预设值。

如果您禁用非门回推“选项，或指定一个给定的寄存器

电高，使用的QuartusII软件，然后使用预设的

异步加载输入信号的异步加载数据绑高。

随着的宽，LAB-addnsub的控制信号，一个单一的，LE可以实现一比特的加法器

和减法。

这样可以节省LE资源，提高逻辑功能的性能

如相关和有符号乘法器，加法和交替

减法取决于数据。

劳顾会列时钟[3..0]，带动全局时钟网络，LAB本地

互连产生的实验室范围的控制信号。

多轨互联

结构驱动LAB局部互连的非全局控制信号的产生。

多轨互连固有的低偏移使时钟和控制信号

除了数据的分布。

图2-5显示了实验室控制信号的产生

电路。

图2-4。

的的DirectLink连接

劳顾会

的的DirectLink

互连

向右

的的DirectLink互连从

正确的实验室或IOE输出

的的DirectLink互连从

左实验室或IOE输出

当地

互连

的的DirectLink

互连

左

LE0

LE1

LE2

LE3

LE4

LE6

LE7

LE8

LE9

LE5

逻辑元件

2-6第2章：

MAXII架构

逻辑单元

在MAXII架构，LE，逻辑的最小单位是紧凑，并提供

先进的功能，利用有效的逻辑。

每个LE包含一个4输入LUT，

这是一个函数发生器，可以实现任何功能的四个变量。

在

此外，每个LE包含一个可编程寄存器和进位链进行选择

能力。

一个单一的LE还支持动态单位加法或减法模式

LAB-控制信号选择。

每个LE驱动所有类型的互连：

本地，行，列，LUT链，寄存器链的的DirectLink互连。

看

图2-6。

如图2-5所示。

实验室范围的控制信号

labclkena1

labclk1labclk2

labclkena2

asyncload

或labpre

syncload

专用

劳顾会列

时钟

当地

互连

当地

互连

当地

互连

当地

互连

当地

互连

当地

互连

labclr1

labclr2

synclr

addnsub

第2章：

MAXII架构2-7

逻辑单元

每个LE的可编程寄存器可以配置为D，T，JK或SR操作。

每

寄存器中有数据，真正的异步加载数据，时钟，时钟使能，清晰，

异步加载/预置输入。

全球信号，通用I/O引脚，或任何

LE可以驱动寄存器的时钟和明确的控制信号。

无论是通用I/O

针或文件可以驱动的时钟使能，预置，异步加载，和异步

数据异步加载数据输入来自DATA3输入的LE。

为

组合功能，LUT输出旁路寄存器和驱动器直接连接到

LE输出。

每个LE有三个输出，带动地方，行和列的布线资源。

“

LUT或寄存器输出可以独立地驱动这三个输出。

两个LE输出

驱动器的列或行的的DirectLink路由连接和一个驱动器本地

互连资源。

这允许将LUT驱动一个输出，而寄存器

驱动一个输出。

该寄存器的包装功能，提高了设备的利用率

因为该设备可以使用的寄存器和LUT无关的功能。

另一

特殊包装模式允许寄存器的输出反馈到LUT的相同

LE，以便该寄存器扇出自己的LUT包装。

这提供了另一种

机制，以提高拟合。

LE也可以驱除注册和

LUT输出的未注册的版本。

MAXIILE图2-6。

labclk1

labclk2

labclr2

labpre/ALOAD

卡里-IN1

随身携带IN0

劳顾会随身携带

时钟和

时钟使能

选择

劳顾会进位

进位输出1

随身携带OUT0

查找

表

（LUT）的

携带

链

行，列，

和的的DirectLink

路由

行，列，

和的的DirectLink

路由

可编程

PRN/ALD

CLRN

ENA

注册绕道

满

注册选择

芯片全

复位（DEV_CLRn）

labclkena1

labclkena2

同步

加载和

逻辑清晰

全LAB-

同步

加载

全LAB-

同步

清除

异步

清除/预设/

负载逻辑

DATA1

DATA2

DATA3

DATA4

LUT链

路由到下一LE的

labclr1

本地路由

寄存器链

产量

ADATA

addnsub

反馈

寄存器链

路由从

以前的LE

2-8第2章：

MAXII架构

逻辑单元

LUT链和寄存器链

除了劳顾会内的三个通用布线输出的LELUT

链和寄存器链输出。

LUT链连接允许在同一个LU

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