EMP570中文芯片手册.docx

1、EMP570中文芯片手册翻译源语言：英语目标语言：中文（简体）英语中文德语检测语言中文（简体）英语日语第1章介绍第2章，MAX II架构第3章，JTAG和在系统可编程第4章，热插拔和上电复位MAX II器件第5章，DC和开关特性第6章，参考和订购信息修订历史请参阅每章自己特定的修订历史。有关何时每个章节进行了更新，参阅章修订日期部分，这似乎在完全手册。I-2第I：MAX II器件系列数据表2008年10月的Altera公司的MAX II器件手册1。介绍介绍瞬时上电，非易失性CPLD的MAXII系列是基于0.18微米，6 layermetal闪存，密度从240至2,210个逻辑单元（LE）（12

2、8至2,210相当于宏小区）和8千位的非易失性存储。MAX II器件提供高I / O数量，快速的性能，可靠的配件与其他CPLD架构。MultiVolt核心，用户闪存（UFM）块，并增强系统可编程（ISP），MAX II器件的设计，以降低operating revenue，和功耗，同时提供可编程解决方案的应用，如总线桥接，I / O扩展，上电复位（POR）和顺序控制和设备配置控制。特点MAX II CPLD具有以下特点：低成本，低功耗CPLD瞬时上电，非易失性建筑待机电流低至29A提供快速传播延迟和时钟输出时间修订历史MAX II器件手册2008年10月的Altera公司UFM阻止8千位的非易失

3、性存储MultiVolt核心，使外部的电源电压为3.3 V/2.5 V的装置的或1.8 VMultiVolt I / O接口，支持3.3-V ,2.5-V ,1.8-V ,1.5-V的逻辑电平总线型结构，其中包括可编程摆率，驱动强度，bushold，和可编程上拉电阻施密特触发器使噪声容限输入（可编程每针）I / O是完全兼容的外围组件互连特别兴趣小组（PCI SIG），PCI本地总线规范，2.2版，3.3-V运行在66 MHz的支持热插拔内置的联合测试行动组（JTAG）边界扫描测试（BST）电路符合IEEE标准1149.1-1990ISP电路与IEEE标准兼容。1532MII51001-1.8

4、1-2第1章：特点MAX II器件手册2008年10月的Altera公司表1-1列出了MAX II系列的特性。f对于等效宏单元的更多信息，请参阅MAX II逻辑元件宏单元转换方法白皮书。MAX II和MAX IIG设备是在三种不同速度等级-3，-4和-5，与-3是最快的。同样，MAX IIZ器件提供两种速度等级：-6，-7，-6更快。这些速度等级指整体相对性能，而不是任何特定的时序参数。传播延迟的定时修订历史MAX II器件手册2008年10月的Altera公司在每个速度等级和密度的号码，请参阅的直流和开关MAX II器件手册特性的篇章。表1-2显示了MAX II器件速度等级的产品。表1-1

5、MAX II系列的特性特点EPM240EPM240GEPM570EPM570GEPM1270EPM1270GEPM2210EPM2210G EPM240Z EPM570ZLE的240 570 1,270 2,210 240 570典型等效宏单元192 440 980 1700 192 440等效宏单元范围：128 240 240 570 570 1,270 1,270 2,210 128 240 240 570的UFM大小（位）8,192 8,192 8,192 8,192 8,192 8,192最大用户I / O引脚80 160 212 272 80 160TPD1（NS）（1）4.7 5.

6、4 6.2 7.0 7.5 9.0FCNT（兆赫）（2）304 304 304 304 152 152TSU（NS）1.7 1.2 1.2 1.2 2.3 2.2TCO（NS）4.3 4.5 4.6 4.6 6.5 6.7表1-1：（1）TPD1代表了一个引脚至引脚延时为最坏的情况下，I / O放置一个完整的对角线跨设备和组合逻辑路径在一个单一的，是相邻的输出引脚的LUT和实验室实施。（2）最高频率的时钟输入引脚的I / O标准的限制。16位计数器临界延迟，运行速度比这个数。表1-2 MAX II的速度等级设备速度等级-3 -4 -5 -6 -7EPM240EPM240GV V V - EPM

7、570EPM570GV V V - EPM1270EPM1270GV V V - EPM2210EPM2210GV V V - EPM240Z - V V修订历史MAX II器件手册2008年10月的Altera公司EPM570Z - V V第1章：介绍1-3特点2008年10月的Altera公司的MAX II器件手册MAX II器件可提供节省空间的的FineLine BGA，科技的的FineLine BGA，薄型四方扁平封装（TQFP）封装（请参阅表1-3和表1-3）。MAX II器件支持垂直迁移在同一个包（例如，您可以迁移在256针的FINELINE BGA之间的EPM570，EPM127

8、0和EPM2210器件包）。垂直迁移意味着你可以迁移到其专用的设备是相同的引脚和JTAG引脚和电源引脚对于一个给定的子集或超集包跨设备的密度。在任何包的最大密度最高电源接脚数量，你必须In section 17出计划的最大密度包中的提供必要的电源引脚迁移。对于I / O引脚的迁移跨越密度，交叉引用可用的I / O引脚器件的引脚超时计划密度的封装类型，以确定哪些I / O引脚可以迁移。的QuartusII软件可以自动交叉引用，并把所有的引脚为您当给定一个设备迁移列表。表1-3 MAX II封装和用户I / O引脚设备68针微FINELINEBGA（1）100针微FINELINEBGA（1）100

9、针FINELINEBGA（1）100针TQFP144针TQFP144针微FINELINEBGA（1）256针微FINELINEBGA（1）256针修订历史MAX II器件手册2008年10月的Altera公司FINELINEBGA324针FINELINEBGAEPM240EPM240G- 80 80 80 -EPM570EPM570G- 76 76 76 116 - 160 160 - EPM1270EPM1270G- 116 - 212 212 - EPM2210EPM2210G- 204 272EPM240Z 54 80 -EPM570Z - 76 - 116 160 - 注意表1-3：（

10、1）只适用适用于无铅版本的套件。表1-4。的的FineLine BGA，TQFP，MAX II和科技的FINELINE网络BGA封装尺寸包68针微FINELINEBGA100针微FINELINEBGA100针FINELINEBGA100针TQFP144针TQFP144针微FINELINEBGA256针微FINELINEBGA256针FINELINE修订历史MAX II器件手册2008年10月的Altera公司BGA324针FINELINEBGA间距（毫米）0.5 0.5 1 0.5 0.5 0.5 0.5 1 1面积（平方毫米）25 36 121 256 484 49 121 289 361长

11、宽（毫米毫米）55 66 1111 1616 22227 1111 1717 19191-4第1章：简介参考文献MAX II器件手册2008年10月的Altera公司MAX II器件具有一个内部线性稳压器，它支持外部3.3 V或2.5 V的电源电压，调节电源内部工作只接受1.8 V电压为1.8 V MAX IIG和MAX IIZ器件的外部电源电压MAX IIZ器件的引脚兼容，在与MAX IIG设备上100针科技的FINELINE网络BGA和256针的科技FINELINE BGA封装。以外外部电源电压的要求，MAX II和MAX II G设备具有相同的插脚引线和时序规范。表1-5显示了外部电源电

12、压MAX II系列的支持。参考文献本章引用文件下列文件：DC和开关特性一章中的MAX II器件手册MAX II逻辑元件宏单元转换方法扩展功能白皮书文档版本历史表1-6显示了这一章的修订历史。表1-5 MAX II外接电源电压设备EPM240EPM570EPM1270EPM2210EPM240GEPM570GEPM1270GEPM2210GEPM240ZEPM570Z（1）MultiVolt核心外部电源电压（VCCINT），（2）3.3 V，2.5 V 1.8 VMultiVolt I / O接口电压电平（VCCIO），1.5 V，1.8 V，2.5 V，3.3 V 1.5 V，1.8 V，2.

13、5 V，3.3 V表1-5：（1）只接受MAX IIG和MAX IIZ器件的VCCINT引脚的1.8 V，1.8-V VCCINT外部电源为设备的核心。（2）MAX II器件的内部操作在1.8 V。表1-6文档版本历史日期和版本修订的变化进行了总结，2008年10月，版本1.8更新“简介”部分。更新了新的文件格式。- 2007年12月，version1.7更新了表1-1至表1-5。增加了“参考文献”一节。MAX IIZ信息的更新文件。2006年12月，1.6版添加的文档的修订历史记录 - 2006年8月，1.5版本次要更新的功能列表 - 2006年7月版本1.4次要更新的表 - 第1章：介绍1

14、-5文档版本历史2008年10月的Altera公司的MAX II器件手册2005年6月，1.3版本更新了表1-1中的时序数 - 2004年12月，1.2版更新了表1-1中的时序数 - 2004年6月，1.1版更新了表1-1中的时序数 - 表1-6文档版本历史日期和版本修订的变化进行了总结，1-6第1章：文档版本历史MAX II器件手册2008年10月的Altera公司2008年10月的Altera公司的MAX II器件手册MAX II架构2。介绍本章介绍了MAX II器件的体系结构，并包含以下几个部分：“功能说明”第2-1页“第2-4页的逻辑阵列块”“第2-6页上的”逻辑单元“多轨互连”第2-

15、12页“第2-16页上的”全球信号“用户快闪记忆体区块”第2-18页“MultiVolt内核”在第2-22页第2-23页上的“I / O结构”功能说明MAXII器件包含一个二维的行和列式架构实现自定义逻辑。行和列的互连提供了信号互连之间的逻辑阵列模块（LAB）。逻辑阵列组成的实验室，10个逻辑单元（LE），每个LAB。一个LE是一个小的逻辑单位提供的用户逻辑功能的有效实施。乳酸菌被分组为在器件两端的行和列。多轨互联提供快速粒状实验室之间的时间延迟。快速路由的LES提供了最低限度的时间延迟，以增加层次的逻辑与全局路由互连结构。MAX II器件的I / O引脚被送入I / O单元（IOE）位于两端

16、的LAB行和列的周围的设备。每个IOE包含一个双向I / O缓冲区的多种的先进性，功能。我/ O引脚支持施密特触发器输入和Authority may-单端标准，如66兆赫的32位PCI，和LVTTL。MAX II器件提供了一个全局时钟网络。全局时钟网络由4，推动整个器件的全局时钟线，提供所有的时钟内的移动设备的资源。全局时钟的线条也可以用于控制信号如清晰，预置，或输出使能。MII51002 2.22-2第2章：MAX II架构功能说明MAX II器件手册2008年10月的Altera公司图2-1显示了MAX II器件的功能框图。每个MAX II器件包含一个闪存块，在其平面布置图。在EPM240

17、的移动设备，该块位于该装置的左侧。EPM570EPM1270和EPM2210器件，闪速存储器块位于左下角的面积的装置。此快闪记忆体储存的大部分被划分为专用配置闪存（CFM）块。CFM块提供非易失性存储可用于所有的SRAM配置信息的。在CFM自动下载和配置的逻辑和I / O上电时，即时操作。f对于上电时配置的更多信息，请参阅热插拔和上电复位MAX II器件一章，MAX II器件手册。MAX II器件内的快闪记忆体的部分被划分为一个小阻止用户数据。该用户闪存（UFM）模块批号提供了8,192位通用的用户存储。UFM提供可编程的端口连接到用于读取和写入的逻辑阵列。此相邻LAB有三个行块，用的列数不同

18、的设备。表2-1显示了劳顾会在每个装置中的行和列的数目，以及EPM570的快闪记忆体领域中的LAB相邻的行和列数，EPM1270，EPM2210设备。长LAB行充分的实验室扩展的行行I / O模块批号从一个侧面相邻的短LAB行的UFM块;作为劳顾会“列的宽度，其长度显示。如图2-1所示，MAX II器件的框图逻辑阵列模块（LAB）多轨互连多轨互连逻辑元素逻辑元素IOEIOEIOE IOE逻辑元素逻辑元素IOEIOE逻辑元素逻辑元素IOE IOE逻辑元素逻辑元素逻辑元素逻辑元素IOE IOE逻辑元素逻辑元素第2章：MAX II架构2-3功能说明2008年10月的Altera公司的MAX II器件

19、手册图2-2显示了一个平面图，MAX II器件。表2-1所示。MAX II器件资源设备UFM块LAB列LAB行龙LAB行总的LAB短LAB行（宽）（1）EPM240 1 6 4 - 24EPM570 1 12 4 3（3）57EPM1270 1 16 7 3（5）127EPM2210 1 20 10 3（7）221注意表2-1：（1）的长度，宽度是指劳顾会列数。图2-2 MAX II器件平面布置图（注1）注意：图2-2：（1）所示的装置中，是一个EPM570装置。EPM1270和EPM2210器件有一个类似的平面布置图，与更多的LAB。EPM240设备，CFM位于设备的左侧和UFM块。UFM座

20、CFM座I / O模块逻辑阵列块I / O模块逻辑阵列块2 GCLK输入2 GCLK输入I / O模块2-4第2章：MAX II架构逻辑阵列块MAX II器件手册2008年10月的Altera公司逻辑阵列块每个实验室由10个LE，LE进位链，LAB控制信号，本地互连，的查找表（LUT）的链，以及寄存器链连接线。有26种可能独特的投入，劳顾会，与另外10个当地的反馈输入线供电的LE输出在同一个LAB。本地互连传输信号的LES同一个实验室。LUT的链连接到相邻的一个LE的LUT的输出传送LE快速连续LUT连接在同一个LAB。寄存器链连接一个LE的寄存器的输出转移到相邻LE的寄存器劳顾会内。的Qua

21、rtusII软件内的实验室或相关的逻辑相邻LAB，允许使用的地方，LUT的链，和寄存器链连接性能和面积效率。图2-3显示了MAX II“劳顾会”。LAB器劳顾会的本地互连驱动的LE在同一个实验室。劳顾会本地互连是由行和列互连和LE在输出同一个实验室。相邻劳顾会的，从左侧和右侧，也可以驱动一个LAB的本地互连通过的的DirectLink连接的的DirectLink连接功能最大限度地减少了使用的行和列互连，提供更高的性能和灵活性。每个LE可以驱动30个LE本地和通过快速的的DirectLink互连。图2-4显示的的DirectLink连接。如图2-3所示。，MAX II LAB结构注意：图2-3：

22、（1）从实验室到IOEs附近。的的DirectLink互连从相邻的LAB或IOE的的DirectLink互连到相邻的LAB或IOE行互连列互连LAB局部互连的的DirectLink互连从相邻的LAB或IOE的的DirectLink互连到相邻的LAB或IOE快速I / O连接国际雇主组织（1）快速I / O连接国际雇主组织（1）LE0LE1LE2LE3LE4LE6LE7LE8LE9LE5逻辑元件第2章：MAX II架构2-5逻辑阵列块2008年10月的Altera公司的MAX II器件手册LAB控制信号每个实验室都包含专门的逻辑驱动控制信号，它的LE。控制信号包括时钟，两个时钟使能，两个异步清除

23、，一个同步清晰，异步预置/负载，同步负载，并加/减控制信号，提供最多10个控制信号在一个时间。虽然同步负载和明确的信号时，一般都采用实施计数器，。CL1也可以用于其他功能。时钟使能信号是联系在一起的。例如，任何LE在一个特定的LAB使用labclk1信号也使用labclkena1。如果实验室使用的上升沿和下降沿一个时钟的边缘，它也使用两个LAB-的范围内的时钟信号。置为无效的时钟在实验室范围内的时钟使能信号关闭。每个实验室可以使用两个异步明确的信号，和一个异步加载/预置信号。默认情况下中，Quartus II软件使用一个非门回推技术达到预设值。如果您禁用非门回推“选项，或指定一个给定的寄存器电

24、高，使用的Quartus II软件，然后使用预设的异步加载输入信号的异步加载数据绑高。随着的宽，LAB-addnsub的控制信号，一个单一的，LE可以实现一比特的加法器和减法。这样可以节省LE资源，提高逻辑功能的性能如相关和有符号乘法器，加法和交替减法取决于数据。劳顾会列时钟3 . 0，带动全局时钟网络，LAB本地互连产生的实验室范围的控制信号。多轨互联结构驱动LAB局部互连的非全局控制信号的产生。多轨互连固有的低偏移使时钟和控制信号除了数据的分布。图2-5显示了实验室控制信号的产生电路。图2-4。的的DirectLink连接劳顾会的的DirectLink互连向右的的DirectLink互连从

25、正确的实验室或IOE输出的的DirectLink互连从左实验室或IOE输出当地互连的的DirectLink互连左LE0LE1LE2LE3LE4LE6LE7LE8LE9LE5逻辑元件2-6第2章：MAX II架构逻辑单元MAX II器件手册2008年10月的Altera公司逻辑单元在MAX II架构，LE，逻辑的最小单位是紧凑，并提供先进的功能，利用有效的逻辑。每个LE包含一个4输入LUT，这是一个函数发生器，可以实现任何功能的四个变量。在此外，每个LE包含一个可编程寄存器和进位链进行选择能力。一个单一的LE还支持动态单位加法或减法模式LAB-控制信号选择。每个LE驱动所有类型的互连：本地，行，

26、列，LUT链，寄存器链的的DirectLink互连。看图2-6。如图2-5所示。实验室范围的控制信号labclkena1labclk1 labclk2labclkena2asyncload或labpresyncload专用劳顾会列时钟当地互连当地互连当地互连当地互连当地互连当地互连labclr1labclr2synclraddnsub4第2章：MAX II架构2-7逻辑单元2008年10月的Altera公司的MAX II器件手册每个LE的可编程寄存器可以配置为D，T，JK或SR操作。每寄存器中有数据，真正的异步加载数据，时钟，时钟使能，清晰，异步加载/预置输入。全球信号，通用I / O引脚，或

27、任何LE可以驱动寄存器的时钟和明确的控制信号。无论是通用I / O针或文件可以驱动的时钟使能，预置，异步加载，和异步数据异步加载数据输入来自DATA3输入的LE。为组合功能，LUT输出旁路寄存器和驱动器直接连接到LE输出。每个LE有三个输出，带动地方，行和列的布线资源。“LUT或寄存器输出可以独立地驱动这三个输出。两个LE输出驱动器的列或行的的DirectLink路由连接和一个驱动器本地互连资源。这允许将LUT驱动一个输出，而寄存器驱动一个输出。该寄存器的包装功能，提高了设备的利用率因为该设备可以使用的寄存器和LUT无关的功能。另一特殊包装模式允许寄存器的输出反馈到LUT的相同LE，以便该寄存

28、器扇出自己的LUT包装。这提供了另一种机制，以提高拟合。LE也可以驱除注册和LUT输出的未注册的版本。MAX II LE图2-6。labclk1labclk2labclr2labpre / ALOAD卡里-IN1随身携带IN0劳顾会随身携带时钟和时钟使能选择劳顾会进位进位输出1随身携带OUT0查找表（LUT）的携带链行，列，和的的DirectLink路由行，列，和的的DirectLink路由可编程注册PRN / ALDCLRND QENA注册绕道满注册选择芯片全复位（DEV_CLRn）labclkena1labclkena2同步加载和逻辑清晰全LAB-同步加载全LAB-同步清除异步清除/预设/负载逻辑DATA1DATA2DATA3DATA4LUT链路由到下一LE的labclr1本地路由寄存器链产量ADATAaddnsub注册反馈寄存器链路由从以前的LE2-8第2章：MAX II架构逻辑单元MAX II器件手册2008年10月的Altera公司LUT链和寄存器链除了劳顾会内的三个通用布线输出的LE LUT链和寄存器链输出。LUT链连接允许在同一个LU