323324数字选择器和数字比较器.docx
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323324数字选择器和数字比较器
课程
数字电子技术
章节
第3章
教师
陈燕熙
审批
课题
3.2.3-3.2.4数字比较器和数字选择器
课时
2
授课日期
授课班级
教学目的
与要求
掌握数字比较器和选择器的结构和功能
教学重点
掌握数字比较器和选择器的结构和功能
教学难点
掌握数字比较器和选择器的结构和功能
授课类型
专业理论课
教学方法
班级授课
教具
多媒体
解决重难
点的措施
从基本的组合逻辑电路入手，组合逻辑电路是由若干基本门电路所组成，所以强化基本门电路的基本知识，是学习组合门电路的基本方法。
导入过程
设计
数字系统中常用的各种数字部件就其结构和工作原理而言可分两大类：
组合逻辑电路和时序逻辑电路。
教学过程
一、教学内容
3.2.3数据选择器
3.2.3.1数据选择器的定义及功能
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。
实现数据选择功能的逻辑电路称为数据选择器。
它的作用相当于多个输入的单刀多掷开关，其示意图如图3.2.3.1所示。
下面以4选1数据选择器为例，说明工作原理及基本功能。
其逻辑图如图5.4.2所示，功能表如表5.4.1所示。
为了对4个数据源进行选择，使用两位地址码BA产生4个地址信号，由BA等于00、01、10、11分别控制四个与门的开闭。
显然，任何时候BA只有一种可能的取值，所以只有一个与门打开，使对应的那一路数据通过，送达Y端。
输入使能端G是低电平有效，当G=1时，所有与门都被封锁，无论地址码是什么，Y总是等于0；当G=0时，封锁解除，由地址码决定哪一个与门打开。
图3.2.3.1数据选择器示意图
同样原理，可以构成更多输入通道的数据选择器。
被选数据源越多，所需地址码的位数也越多，若地址输入端为n，可选输入通道数为2n。
表3.2.3.14选1数据选择器功能表
输入
输出
使能
地址
G
B
A
Y
1
×
×
0
0
0
0
D0
0
0
1
D1
0
0
0
D2
0
1
1
D3
图3.2.34选1数据选择器逻辑图
3.2.3.2集成电路数据选择器
1.74LS151集成电路数据选择器的功能
74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0～D78个数据源，具有两个互补输出端，同相输出端Y和反相输出端Y。
其逻辑图和引脚图分别如图3.2.3（a）和（b）所示，功能表如表3.2.3.2所示。
由图3.2.3.3（a）可知，该逻辑电路的基本结构为“与—或—非”形式。
输入使能G为低电平有效。
输出Y的表达式为
式中mi为CBA的最小项。
例如，当CBA＝010时，根据最小项性质，只有m2为1，其余各项为0，故得Y=D2，即只有D2传送到输出端。
表3.2.3.274LS151的功能表
图3.2.374LS151的逻辑图和引脚分布图（a）逻辑图（b）引脚分布图
74LS151的逻辑图和引脚分布图
3.2.3.3数据选择器的扩展
1.输出扩展
上面所讨论的是1位数据选择器，如需要选择多位数据时，可由几个1位数据选择器并联组成，即将它们的使能端连在一起，相应的选择输入端连在一起。
2位8选1数据选择器的连接方法如图3.2.3.4所示。
当需要进一步扩充位数时，只需相应地增加器件的数目。
2. 输入扩展
如果把数据选择器的使能端作为地址输入，可以将两片74LS151连接成一个16选1的数据选择器，其连接方式如图3.2.3所示。
16选1的数据选择器的地址选择输入有4位，其最高位D与一个8选1数据选择器的使能端连接，经过一反相器反相后与另一个数据选择器的使能端连接。
低3位地址选择输入端CBA由两片74LS151的地址选择输入端相对应连接而成。
图3.2.3.4 输出扩展的连接方法图3.2.3.5 输入扩展的连接方法
综上所述，对数据选择器归纳为以下几点：
1.数据选择器通常是用来控制从几组数据中选择其中一组送到输出端。
究竟选择哪一组数据，是由地址输入端的信号来控制的。
2.正确使用数据选择器的使能输入端，可对数据选择器进行扩展。
3.数据选择器可用来产生逻辑函数，请参考6.2采用中规模集成器件实现组合逻辑电路。
3.2.4数值比较器
3.2.4.1数值比较器的定义及功能
在数字系统中，特别是在计算机中都需具有运算功能，一种简单的运算就是比较两个数A和B的大小。
数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。
比较结果有A>B、A 1.一位数值比较器
1位数值比较器是多位比较器的基础。
当A和B都是1位数时，它们只能取0或1两种值，由此可写出1位数值比较器的真值表，如表3.2.4.1所示。
表3.2.4.11位数值比较器的真值表
由真值表得到如下逻辑表达式：
FA＞B=AB
FA＜B=AB
FA=B=A·B+AB
由以上逻辑表达式可画出如图3.2.4.1所示的逻辑电路。
实际应用中，可根据具体情况选用逻辑门。
图3.2.41位数值比较器的逻辑图1位数值比较器的逻辑图
2.两位数值比较器
现在分析比较两位数字A1A0和B1B0的情况。
利用1位比较器的结果，可以列出简化的真值表，如表5.5.2所示。
为了减少符号的种类，不再使用字母L，而以（Ai>Bi）、（Ai可以由真值表对两位比较器作如下简要概述。
表3.2.4.2真值表
当高位（A1、B1）不相等时，无需比较低位（A0、B0），两个数的比较结果就是高位比较的结果。
当高位相等时，两数的比较结果由低位比较的结果决定。
由表5.5.2可以写出如下逻辑表达式：
根据表达式画出逻辑图，如图5.5.2所示。
电路利用了1位数值比较器的输出作为中间结果。
它所依据的原理是，如果两位A1A0和B1B0的高位不相等，则高位比较结果就是两数比较结果，与低位无关。
这时，由于中间函数（A1=B1）=0，使与门G1、G2、G3均封锁，而或门都打开，低位比较结果不能影响或门，高位比较结果则从或门直接输出。
如果高位相等，即（A1=B1）=1，使与门G1、G2、G3均打开，同时由（A1>B1）=0和（A1图3.2.4.2两位数值比较逻辑图
3.2.4.2集成数值比较器
74LS85的功能
集成数值比较器74LS85是4位数值比较器，其功能如表3.2.4.3所示。
从表3.2.4.3可以看出，该比较器的比较原理和两位比较器的比较原理相同。
两个4位数的比较从A的最高位A3和B的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。
若最高位A3=B3，则再比较次高位A2和B2,余类推。
显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。
74LS85的逻辑图和引脚图分别如图3.2.4.3（a）和3.2.4.3（b）所示。
图3.2.4.374LS85的逻辑图和引脚图（a）逻辑图（b）引脚图
表3.2.4.3真值表
真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果。
其中A和B是另外两个低位数，IA>B、IA设置低位数比较结果输入端是为了能与其他数值比较器连接，以便组成位数更多的数值比较器。
由一位数值比较器的逻辑表达式可知
。
3.2.4数值比较器的扩展
现在来讨论一下数值比较器的位数扩展问题。
数值比较器的扩展方式有串联和并联两种。
图3.2.4表示两个4位数值比较器串联而成为一个8位数值比较器。
我们知道，对于两个8位数，若高4位相同，它们的大小则由低4位的比较结果确定。
因此，低4位的比较结果应作为高4位的条件，即低4位比较器的输出端应分别与高4位比较器的IA>B、IA图3.2.4串联方式扩展数值比较器的位数
当位数较多且要满足一定的速度要求时，可以采取并联方式。
图5.5.5表示16位并联数值比较器的原理图。
由图可以看出，这里采用两级比较方法，将16位按高低位次序分成4组，每组4位，各组的比较是并行进行的。
将每组的比较结果再经4位比较器进行比较后得出结果。
显然，从数据输入到稳定输出只需两倍的4位比较器延迟时间，若用串联方式，则16位的数值比较器从输入到稳定输出需要4倍的4位比较器的延迟时间。
图3.2.4并联方式扩展数值比较器的位数
综上所述，对数值比较器归纳为以下几点：
1.数值的比较结果有大于、小于和等于三种情况。
2.在进行数值比较器的位数扩展时，可采用串联和并联两种方式，串联扩展法速度较低，但电路结构相对简单。
不论采用何种扩展方式，一定要注意各比较器低位数比较结果输入端的连接方法。
二、课堂练习
完成课堂练习
三、教学小结：
组合逻辑电路的输出状态只决定于同一时刻的输入状态，可由逻辑门电路、可编门阵列（FPGA）、可编逻辑阵列（FPLA）或只读存储器（ROM）来组成。
组合逻辑电路制作成一系列中规模集成器件，如编码器、译码器、数据选择器、算术运算电路。
必须熟悉这些电路的逻辑功能，才能灵活应用。
真值表是分析和应用各种逻辑电路的依据。
四、练习题
3-183-19
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