计算机组成原理复习题.docx

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计算机组成原理复习题

计算机组成原理知识点及复习题

1、计算机系统中的存贮器系统是指cache、主存贮器和外存贮器。

2、冯·诺依曼机工作的基本方式的特点是按地址访问并顺序执行指令。

3、某机字长32位，其中1位符号位，31位表示尾数。

若用定点小数表示，则最大正小数为+（1–2-31）。

4、零地址指令的操作数一般隐含在寄存器中。

5、算术/逻辑运算单元74181ALU可完成。

6、存储单元是指存放一个机器字的所有存贮元集合。

7、在定点二进制运算器中，减法运算一般通过补码运算的二进制加法器来实现。

8、相联存贮器是按内容指定方式进行寻址的存贮器。

9、某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是2M。

10、变址寻址方式中，操作数的有效地址等于变址寄存器内容加上形式地址（位移量）。

11、主存贮器和CPU之间增加cache的目的是解决CPU和主存之间的速度匹配问题。

12、微程序存放在磁盘中。

13、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用隐含寻址方式。

14、计算机使用总线结构的主要优点是便于实现积木化，同时减少了信息传输线的条数。

15、同步控制是由统一时序信号控制的方式。

16、串行总线主要用于连接主机与外围设备。

17、动态RAM的特点是每隔一定时间刷新一遍。

18、在下列存储器中，半导体存储器可以作为主存储器。

19、计算机主频的周期是指时钟周期。

20、CPU芯片中的总线属于内部总线总线。

21、电子计算机是一种不需要人工直接干预，能够自动、高速、准确的对各种信息进行处理和存储的电子设备。

22、总线特点：

共享；分时

23、地址总线由单方向的多根信号线组成，用于CPU向主存、外设传输地址信息；数据总线由双方向的多根信号线组成，CPU可以沿这些线从主存或外设读入数据，也可以沿这些线向主存或外设送出数据；控制总线上传输的是控制信息，包括CPU送出的控制命令和主存/外设反馈给CPU的状态信号。

24、通道是承担I/O操作管理的主要部件。

25、硬件通常是指一切看得见，摸得到的设备实体；软件通常是泛指各类程序和文件，它们实际上是由一些算法以及其在计算机中的表示所构成的。

26、对于程序设计人员来说，硬件和软件在逻辑上是等价的。

27、数据是计算机加工和处理的对象，数据的机器层次表示将直接影响到计算机的结构和性能。

28、所谓无符号数，就是整个机器字长的全部二进制位均表示数值位（没有符号位），相当于数的绝对值。

29、对于真值0，原码和反码各有两种不同的表示形式，而补码只有唯一的一种表示形式。

30、原码、反码表示的正、负数范围是对称的；但补码负数能多表示一个最负的数（绝对值最大的负数），

31、若机器字长有n+1位，则：

原码定点小数表示范围为：

-（1-2-n）～（1-2-n）

补码定点小数表示范围为：

-1～（1-2-n）

32、若机器字长有n+1位，则：

原码定点整数的表示范围为：

-（2n-1）～（2n-1）

补码定点整数的表示范围为：

-2n～（2n-1）

33、一条指令就是机器语言的一个语句，它是一组有意义的二进制代码。

34、操作码：

指明操作的性质及功能。

35、地址码：

指明操作数的地址，特殊情况下也可能直接给出操作数本身。

36、指令的长度是指一条指令中所包含的二进制代码的位数，它取决于操作码字段的长度、操作数地址的个数及长度。

37、寻找下一条将要执行的指令地址称为指令寻址，指令寻址比较简单，它又可以细分为顺序寻址和跳跃寻址。

38、Cache存储系统是为解决主存速度不足而提出来的。

39、虚拟存储系统是为解决主存容量不足而提出来的。

40、存储程序概念：

⑴计算机（指硬件）应由运算器、存储器、控制器、输入设备和输出设备五大基本部件组成；⑵计算机内部采用二进制来表示指令和数据；⑶将编好的程序和原始数据事先存入存储器中，然后再启动计算机工作，这就是存储程序的基本含义。

41、输入设备的任务是把人们编好的程序和原始数据送到计算机中去，并且将它们转换成计算机内部所能识别和接受的信息方式。

42、输出设备的任务是将计算机的处理结果以人或其他设备所能接受的形式送出计算机。

43、存储器是用来存放程序和数据的部件，它是一个记忆装置，也是计算机能够实现“存储程序控制”的基础。

44、辅助存储器：

设置在主机外部，CPU不能直接访问，用来存放暂时不参与运行的程序和数据，需要时再传送到主存。

45、高速缓冲存储器：

CPU可以直接访问，用来存放当前正在执行的程序中的活跃部分（副本），以便快速地向CPU提供指令和数据。

46、运算器是对信息进行处理和运算的部件，经常进行的运算是算术运算和逻辑运算，因此运算器的核心是算术逻辑运算部件ALU。

47、控制器是整个计算机的指挥中心。

控制器中主要包括时序控制信号形成部件和一些专用的寄存器。

48、总线是一组能为多个部件服务的公共信息传送线路，它能分时地发送与接收各部件的信息。

49、冯·诺依曼结构的存储器设计思想：

是一种将程序指令存储器和数据存储器合并在一起的存储器结构。

指令存储地址和数据存储地址指向同一个存储器的不同物理位置。

50、哈佛结构的存储器设计思想：

是一种将程序指令存储和数据存储分开的存储器结构。

CPU首先到指令存储器中读取指令内容，译码后得到数据地址，再到相应的数据存储器中读取数据，并进行下一步的操作（通常是执行）。

51、硬件与软件的关系：

硬件是计算机系统的物质基础，软件是计算机系统的灵魂。

硬件和软件是相辅相成的，不可分割的整体。

52、硬件软化：

原来由硬件实现的操作改由软件来实现。

它可以增强系统的功能和适应性。

软件硬化：

原来由软件实现的操作改由硬件来实现。

它可以显著降低软件在时间上的开销。

53、固件是指那些存储在能永久保存信息的器件（如ROM）中的程序，是具有软件功能的硬件。

54、机器字长是指参与运算的数的基本位数，它是由加法器、寄存器、数据总线的位数决定的。

55、数据通路宽度：

数据总线一次所能并行传送信息的位数，称为数据通路宽度。

56、主存容量：

一个主存储器所能存储的全部信息量称为主存容量。

57、虚拟计算机是指以软件或以软件为主实现的机器。

58、用“+”、“-”号加绝对值来表示数值的大小，用这种形式表示的数值在计算机技术中称为“真值”。

59、约定二进制数的最高位为符号位，“0”表示正号，“1”表示负号。

这种在计算机中使用的表示数的形式称为机器数

60、原码表示法的优点是直观易懂，机器数和真值间的相互转换很容易，用原码实现乘、除运算的规则很简单；缺点是实现加、减运算的规则较复杂。

61、8421码又称为NBCD码，其主要特点是：

⑴它是一种有权码，四位二进制代码的位权从高到低分别为8、4、2、1。

⑵简单直观。

每个代码与它所代表的十进制数之间符合二进制数和十进制数相互转换的规则。

⑶不允许出现1010～1111。

这六个代码在8421码中是非法码。

62、余3码其主要特点是：

⑴这是一种无权码，但也可看作是一种特殊的有权码，即在8421码的基础上加+3（+0011）形成的，故称余3码。

在这种编码中各位的“1”不表示一个固定的十进制数值，因而不直观。

⑵它也是一种对9的自补码。

⑶不允许出现0000～0010、1101～1111。

这六个代码在余3码中是非法码。

63、程序中断方式：

外设在作好输入/输出准备时，向主机发中断请求，主机接到请求后就暂时中止原来执行的程序，转去执行中断服务程序对外部请求进行处理，在中断处理完毕后返回原来的程序继续执行。

64、CPU响应中断的条件：

（1）CPU接收到中断请求信号，首先中断源要发出中断请求，同时CPU还要接收到这个中断请求信号。

（2）CPU允许中断，CPU允许中断即开中断。

CPU内部有一个中断允许触发器，只有当其被置位时，CPU才可能响应中断源的中断请求（中断开放）。

如其被复位，CPU处于不可中断状态，即使中断源有中断请求，CPU也不响应（中断关闭）。

（3）一条指令执行完毕，一般情况下，CPU在一条指令执行完毕，且没有更紧迫的任务时才能响应中断请求。

65、直接存储器存取（DMA）方式：

DMA方式是在主存储器和外部设备之间开辟直接的数据通路，可以进行基本上不需要CPU介入的主存和外设之间的信息传送，这样不仅能保证CPU的高效率，而且能满足高速外设的需要。

66、中断源是指中断的来源，即任何引起计算机中断的事件。

67、中断全过程分为五个阶段：

中断请求、中断判优、中断响应、中断处理、中断返回。

68、通道控制方式与DMA方式的区别：

①DMA控制器是通过专门设计的硬件控制逻辑来实现对数据传送的控制；而通道则是一个具有特殊功能的处理器，它具有自己的指令和程序，通过执行一个通道程序实现对数据传送的控制，故通道具有更强的独立处理数据输入/输出的功能。

②DMA控制器通常只能控制一台或少数几台同类设备；而一个通道则可以同时控制许多台同类或不同类的设备。

69、通道的功能：

①受CPU的I/O指令，按指令要求与指定的外设进行联系。

②从主存取出属于该通道程序的通道指令，经译码后向设备控制器和设备发送各种命令。

③实施主存和外设间的数据传送。

④从外设获得设备的状态信息，形成并保存通道本身的状态信息，根据要求将这些状态信息送到主存的指定单元，供CPU使用。

⑤将外设的中断请求和通道本身的中断请求按次序及时报告CPU。

70、设有一个8位信息为10101100，试求海明编码的生成和校验过程。

（1）编码生成

按偶校验有：

P1=00100=1

P2=01110=1

P3=0111=1

P4=0101=0

P5=001011=1

∴可得到用二进制表示的海明码为：

1101001101011

（2）校验

假设传送后H11（D7）位发生了错误：

1111001101011

出错

检错的过程很简单，只要将接受到的码字重新进行偶校验：

S1=100101=1

S2=101111=1

S3=10111=0

S4=00111=1

S5=1001011=0

所以指误字为01011，其中低4位有效，相应的十进制数是11，指出H11出错。

现在H11错成了“1”，纠错就是将H11位取反让它恢复为“0”。

即：

错误码：

1111001101011

↓

纠正后：

1101001101011

71、选择产生多项式为1011，把4位有效信息1100编成CRC码。

M（X）=X3＋X2=1100

M（X）×X3=X6＋X5=1100000

G（X）=X3＋X＋1=1011

M（X）×X3＋R（X）=1100000＋010

=1100010

72、已知A=0.1011，B=-0.1110，用补码求：

A+B，要求写出运算过程。

∵[A]补=0.1011，[B]补=1.0010

0.1011

+1.0010

1.1101

∴[A+B]补=1.1101，A+B=-0.0011

73、已知A=0.1011，B=-0.0010，用补码求：

A-B，要求写出运算过程。

∵[A]补=0.1011，[B]补=1.1110，

[-B]补=0.0010

0.1011

+0.0010

0.1101

∴[A-B]补=0.1101，A-B=0.1101

74、X=1011B=11D，Y=111B=7D

[X]补=0,1011，[Y]补=0,0111

0,1011

+0,0111

1,0010

[X+Y]补=1,0010，X+Y=-1110B=-14D

两正数相加结果为-14D，显然是错误的。

75、X=-1011B=-11D，Y=-111B=-7D

[X]补=1,0101[Y]补=1,1001

1,0101

+1,1001

0,1110

[X+Y]补=0,1110，X+Y=1110B=14D

两负数相加结果为14D，显然也是错误的。

主存容量

2k字

字长n位

76、CPU对主存进行读/写操作时，首先CPU在地址总线上给出地址信号，然后发出相应的读或写命令，并在数据总线上交换信息。

（1）读

读操作是指从CPU送来的地址所指定的存储单元中取出信息，再送给CPU，其操作过程是：

地址→MAR→ABCPU将地址信号送至地址总线

ReadCPU发读命令

WaitforMFC等待存储器工作完成信号

（（MAR））→DB→MDR读出信息经数据总线送至CPU

（2）写

写操作是指将要写入的信息存入CPU所指定的存储单元中，其操作过程是：

地址→MAR→ABCPU将地址信号送至地址总线

数据→MDR→DBCPU将要写入的数据送至数据总线

WriteCPU发写命令

WaitforMFC等待存储器工作完成信号

77、指令的微操作序列

控制器在实现一条指令的功能时，总要把每条指令分解成为一系列时间上先后有序的最基本、最简单的微操作，即微操作序列。

微操作序列是与CPU的内部数据通路密切相关的，不同的数据通路就有不同的微操作序列。

1）加法指令ADDR1,@R0

这条指令完成的功能是把R0的内容作为地址送到主存以取得第一操作数，再与R1的内容相加，最后将结果送回主存中。

即实现：

（（R0））＋（R1）→（R0）

（1）取指周期

①PCout和MARin有效，完成PC经CPU内部总线送至MAR的操作，记作（PC）→MAR；

②通过控制总线（图中未画出）向主存发读命令，记作Read；

③存储器通过数据总线将MAR所指单元的内容（指令）送至MDR，记作M（MAR）→MDR；

④MDRout和IRin有效，将MDR的内容送至IR，记作（MDR）→IR。

至此，指令被从主存中取出，其操作码字段开始控制CU。

⑤使PC内容加1，记作（PC）+1→PC。

这条指令的微操作序列的第①～⑤步为取指令阶段的公共操作，它完成的任务为：

（PC）→MAR

Read

M（MAR）→MDR→IR

（PC）＋1→PC

（2）取数周期

取数周期要完成取操作数的任务，被加数在主存中，加数已放在通用寄存器R1中。

①R0out和MARin有效，完成将被加数地址送至MAR的操作，记作（R0）→MAR；

②向主存发读命令，记作Read；

③存储器通过数据总线将MAR所指单元的内容（数据）送至MDR，同时MDRout和Yin有效，记作M（MAR）→MDR→Y；

（3）执行周期

执行周期完成加法运算的任务，并将结果写回主存。

①R1out和ALUin有效，同时CU向ALU发“ADD”控制信号，使R1的内容和Y的内容相加，结果送寄存器Z中，记作（R1）+Y→Z；

②Zout和MDRin有效，将运算结果送MDR，记作（Z）→MDR。

③向主存发写命令，记作Write。

2）转移指令JCA

这是一条条件转移指令，若上次运算结果有进位（C=1），就转移；若上次运算结果无进位（C=0），就顺序执行下一条指令。

设A为位移量，转移地址等于PC的内容加位移量。

相应的微操作序列如下：

（1）取指周期

与上条指令的微操作序列完全相同。

（2）执行周期

如果有进位（C=1），则完成（PC）+A→PC的操作，否则跳过以下几步。

①PCout和Yin有效，记作（PC）→Y（C=1）；

②AdIRout和ALUin有效，同时CU向ALU发“ADD”控制信号，使IR中的地址码字段A和Y的内容相加，结果送寄存器Z，记作Ad（IR）+Y→Z（C=1）；

③Zout和PCin有效，将运算结果送PC，记作（Z）→PC（C=1）。

78、调相制（PE）

（2）调频制（FM）（3）改进的调频制（MFM）（4）改进的改进型调频制（M2FM）数据序列为：

101110001，画出磁记录方式的磁头线圈中脉冲电流在记录介质上相应磁化翻转形式。

79、设有一个盘面直径为18in的磁盘组，有20个记录面，每面有5in的区域用于记录信息，记录密度为100道/in（TPI）和1000b/in（bpi），转速为2400r/min，道间移动时间为0.2ms，试计算该盘组的容量、数据传送率和平均存取时间。

每一记录面的磁道数N为

N＝5in/面×100道/in＝500道/面

最内圈磁道的周长为

L=×（18-2×5）in=25.12in

以最内圈磁道的周长当作每条磁道的长度，故该盘组的存储容量（非格式化容量）为

C=1000b/in×25.12in/道×500道/面×20面=251.2×106b=31.4×106B

磁盘旋转一圈的时间为

t=1/2400（r/min）×60s/min

=0.025s=25ms

数据传送率为

Dr=每一道的容量/旋转一圈的时间

=25120/25=1004.8b/ms=1.0048×106b/s

=0.1256×106B/s=0.1256MB/s

平均存取时间为

Ta≈[（0+0.2*499）/2+（0+25）/2]ms≈60ms

80、用512K*16位的RAM存储器芯片组成一个2M*32的半导体只读存储器，试问：

1）数据寄存器多少位？

2）地址寄存器多少位？

3）共需要多少个这样的器件？

4）画出此存储器的组成框图.

解：

1）数据寄存器32位

2）地址寄存器23位

3）共需要8片FLASH

4）存储器的组成原理入图1

图1

81、某机器中，已知配有一个地址空间为（0000—1FFF）16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。

假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R/W（读/写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。

要求：

满足已知条件的存储器，画出地址译码方案。

画出ROM与RAM同CPU连接图。

解：

存储器地址空间分布如图2所示，分三组，每组8K×16位。

由此可得存储器方案要点如下：

组内地址：

A12——A0（A0为低位）；

组号译码使用2：

4译码器；

RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。

用MREQ作为2：

4译码器使能控制端，该信号低电平（有效）时，译码器工作。

CPU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。

如图3

图2

CPU

图3

82、求证：

[X]补+[Y]补=[X+Y]补（mod2）

解：

（1）x>0,y>0,则x+y>0

[X]补+[Y]补=x+y=[X+Y]补（mod2）

（2）x>0,y<0,则x+y>0或x+y<0

因为[X]补=x,[Y]补=2+y

所以[X]补+[Y]补=x+2+y=2+（x+y）

当x+y>0时，2+（x+y）>2，进位2必丢失，又因（x+y）>0,所以

[X]补+[Y]补=x+y=[X+Y]补（mod2）

当x+y<0时，2+（x+y）<2，又因（x+y）<0,所以

[X]补+[Y]补=x+y=[X+Y]补（mod2）

（3）x<0,y>0,则x+y>0或x+y<0

这种情况和第2种情况一样，把x和y的位置对调即得证。

（4）x<0,y<0,则x+y<0

因为[X]补=2+x,[Y]补=2+y

所以[X]补+[Y]补=2+x+2+y=2+（2+x+y）

上式第二部分一定是小于2大于1的数，进位2必丢失，又因（x+y）<0

所以[X]补+[Y]补=2+（x+y）=[X+Y]补（mod2）

83、某计算机字长32位，有16个通用寄存器，主存容量为1M字，采用单字长二地址指令，共有64条指令，试采用四种寻址方式（寄存器、直接、变址、相对）设计指令格式。

解：

64条指令需占用操作码字段（OP）6位，源寄存器和目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：

3126252221181716150

OP

目标

源

X

D

寻址模式定义如下：

X=00寄存器寻址操作数由源寄存器号和目标寄存器号指定

X=01直接寻址有效地址E=（D）

X=10变址寻址有效地址E=（Rx）＋D

X=11相对寻址有效地址E=（PC）＋D

其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。

该指令格式可以实现RR型，RS型寻址功能。

84、如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。

问：

当CPU按虚拟地址1去访问主存时，主存的实地址码是多少？

当CPU按虚拟地址2去访问主存时，主存的实地址码是多少？

当CPU按虚拟地址3去访问主存时，主存的实地址码是多少？

页号

该页在主存中的起始地址

虚拟地址页号页内地址

33

25

7

6

4

15

5

30

42000

38000

96000

60000

40000

80000

50000

70000

1

2

3

15

0324

7

0128

48

0516

图B2.1

解：

（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。

主存实地址码=96000+0128=96128

虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。

如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

85、已知x=-0.01111，y=+0.11001，

求[x]补，[-x]补，[y]补，[-y]补，x+y=？

，x–y=？

解：

[x]原=1.01111[x]补=1.10001所以：

[-x]补=0.01111

[y]原=0.11001[y]补=0.11001所以：

[-y]补=1.00111