SMT十步骤.docx
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SMT十步骤
第一步骤：
制程设计
表面黏着组装制程，特别是针对微小间距组件，需要不断的监视制程，及有系统的检视。
举例说明，在美国，焊锡接点质量标准是依据IPC-A-620及国家焊锡标准ANSI/J-STD-001。
了解这些准则及规范后，设计者才能研发出符合工业标准需求的产品。
量产设计
量产设计包含了所有大量生产的制程、组装、可测性及可靠性，而且是以书面文件需求为起点。
一份完整且清晰的组装文件，对从设计到制造一系列转换而言，是绝对必要的也是成功的保证。
其相关文件及CAD数据清单包括材料清单（BOM）、合格厂商名单、组装细节、特殊组装指引、PC板制造细节及磁盘内含Gerber数据或是IPC-D-350程序。
在磁盘上的CAD数据对开发测试及制程冶具，及编写自动化组装设备程序等有极大的帮助。
其中包含了X-Y轴坐标位置、测试需求、概要图形、线路图及测试点的X-Y坐标。
PC板品质
从每一批货中或某特定的批号中，抽取一样品来测试其焊锡性。
这PC板将先与制造厂所提供的产品数据及IPC上标定的质量规范相比对。
接下来就是将锡膏印到焊垫上回焊，如果是使用有机的助焊剂，则需要再加以清洗以去除残留物。
在评估焊点的质量的同时，也要一起评估PC板在经历回焊后外观及尺寸的反应。
同样的检验方式也可应用在波峰焊锡的制程上。
组装制程发展
这一步骤包含了对每一机械动作，以肉眼及自动化视觉装置进行不间断的监控。
举例说明，建议使用雷射来扫描每一PC板面上所印的锡膏体积。
在将样本放上表面黏着组件（SMD）并经过回焊后，品管及工程人员需一一检视每组件接脚上的吃锡状况，每一成员都需要详细纪录被动组件及多脚数组件的对位状况。
在经过波峰焊锡制程后，也需要在仔细检视焊锡的均匀性及判断出由于脚距或组件相距太近而有可能会使焊点产生缺陷的潜在位置。
细微脚距技术
细微脚距组装是一先进的构装及制造概念。
组件密度及复杂度都远大于目前市场主流产品，若是要进入量产阶段，必须再修正一些参数后方可投入生产线。
举例说明，细微脚距组件的脚距为0.025“或是更小，可适用于标准型及ASIC组件上。
对这些组件而言其工业标准有非常宽的容许误差，就（如图一）所示。
正因为组件供货商彼此间的容许误差各有不同，所以焊垫尺寸必须要为此组件量身定制，或是进行再修改才能真正提高组装良率。
图一、微细脚距组件之焊垫应有最小及最大之误差容许值
焊垫外型尺寸及间距一般是遵循IPC-SM-782A的规范。
然而，为了达到制程上的需求，有些焊垫的形状及尺寸会和这规范有些许的出入。
对波峰焊锡而言其焊垫尺寸通常会稍微大一些，为的是能有比较多的助焊剂及焊锡。
对于一些通常都保持在制程容许误差上下限附近的组件而言，适度的调整焊垫尺寸是有其必要的。
表面黏着组件放置方位的一致性
尽管将所有组件的放置方位，设计成一样不是完全必要的，但是对同一类型组件而言，其一致性将有助于提高组装及检视效率。
对一复杂的板子而言有接脚的组件，通常都有相同的放置方位以节省时间。
原因是因为放置组件的抓头通常都是固定一个方向的，必须要旋转板子才能改变放置方位。
致于一般表面黏着组件则因为放置机的抓头能自由旋转，所以没有这方面的问题。
但若是要过波峰焊锡炉，那组件就必须统一其方位以减少其暴露在锡流的时间。
一些有极性的组件的极性，其放置方向是早在整个线路设计时就已决定，制程工程师在了解其线路功能后，决定放置组件的先后次序可以提高组装效率，但是有一致的方向性或是相似的组件都是可以增进其效率的。
若是能统一其放置方位，不仅在撰写放置组件程序的速度可以缩短，也同时可以减少错误的发生。
一致（和足够）的组件距离
全自动的表面黏着组件放置机一般而言是相当精确的，但设计者在尝试着提高组件密度的同时，往往会忽略掉量产时复杂性的问题。
举例说明，当高的组件太靠近一微细脚距的组件时，不仅会阻挡了检视接脚焊点的视线也同时阻碍了重工或重工时所使用的工具。
波峰焊锡一般使用在比较低、矮的组件如二极管及晶体管等。
小型组件如SOIC等也可使用在波峰焊锡上，但是要注意的是有些组件无法承受直接暴露在锡炉的高热下。
为了确保组装质量的一致性，组件间的距离一定要大到足够且均匀的暴露在锡炉中。
为保证焊锡能接触到每一个接点，高的组件要和低、矮的组件，保持一定的距离以避免遮蔽效应。
若是距离不足，也会妨碍到组件的检视和重工等工作。
工业界已发展出一套标准应用在表面黏着组件。
如果有可能，尽可能使用符合标准的组件，如此可使设计者能建立一套标准焊垫尺寸的数据库，使工程师也更能掌握制程上的问题。
设计者可发现已有些国家建立了类似的标准，组件的外观或许相似，但是其组件之引脚角度却因生产国家之不同而有所差异。
举例说明，SOIC组件供应者来自北美及欧洲者都能符合EIZ标准，而日本产品则是以EIAJ为其外观设计准则。
要注意的是就算是符合EIAJ标准，不同公司生产的组件其外观上也不完全相同。
为提高生产效率而设计
组装板子可以是相当简单，也可是非常复杂，全视组件的形态及密度来决定。
一复杂的设计可以做成有效率的生产且减少困难度，但若是设计者没注意到制程细节的话，也会变得非常的困难的。
组装计划必须一开始在设计的时候就考虑到。
通常只要调整组件的位置及置放方位，就可以增加其量产性。
若是一PC板尺寸很小，具不规则外形或有组件很靠近板边时，可以考虑以连板的形式来进行量产。
测试及修补
通常使用桌上小型测试工具来侦测组件或制程缺失是相当不准确且费时的，测试方式必须在设计时就加以考虑进去。
例如，如要使用ICT测试时就要考虑在线路上，设计一些探针能接触的测试点。
测试系统内有事先写好的程序，可对每一组件的功能加以测试，可指出那一组件是故障或是放置错误，并可判别焊锡接点是否良好。
在侦测错误上还应包含组件接点间的短路，及接脚和焊垫之间的空焊等现象。
若是测试探针无法接触到线路上每一共通的接点（commonjunction）时，则要个别量测每一组件是无法办到的。
特别是针对微细脚距的组装，更需要依赖自动化测试设备的探针，来量测所有线路上相通的点或组件间相联的线。
若是无法这样做，那退而求其次致少也要通过功能测试才可以，不然只有等出货后顾客用坏了再说。
ICT测试是依不用产品制作不同的冶具及测试程序，若在设计时就考虑到测试的话，那产品将可以很容易的检测每一组件及接点的质量。
（图二）所示为可以目视看到的焊锡接点不良。
然而，锡量不足及非常小的短路则只有依赖电性测试来检查。
图二、焊点缺陷，以目视检测，包括因接脚共平面问题所造成的空焊及短路，自动测试机在发现肉眼无法检测出的缺陷时，是有其存在的必要的。
由于第一面及第二面的组件密度可能完全相同，所以传统所使用的测试方式可能无法侦测全部错误。
尽管在高密度微细脚距的PC板上有小的导通孔（via）垫可供探针接触，但一般仍会希望加大此导通孔垫以供使用。
决定最有效率之组装
对所有的产品都提供相同的组装程序是不切实际的。
对于不同组件、不同密度及复杂性的产品组装，至少会使用二种以上的组装过程。
至于更困难的微细脚距组件组装，则需要使用不同的组装方式以确保效率及良率。
整个产品上组件密度的升高及高比率使用微细脚距组件都将使得组装（测试及检视）的困难度大幅提高。
有些方式可供选择：
表面黏着组件在单面或双面、表面黏着组件及微细脚距组件在单面或双面。
当制程复杂度升高时，费用也随之上升。
举例说明，在设计微细脚距组件于一面或双面之前，设计者必须了解到此一制程的困难度及所需费用。
另一件则是混载制程。
PC板通常都是采用混载制程，也就是包含了穿孔组件在板子上。
在一自动化生产在线，表面黏着组件是以回焊为主要方式，而有接脚的组件则是以波峰焊锡法为主。
在这时有接脚的组件，就必须等回焊组件都上完后再进行组装。
回焊焊接
回焊焊接是使用锡、铅合金为成份的锡膏。
这锡膏再以非接触的加热方式如红外线、热风等，将其加热液化。
波峰焊锡法可用来焊接有接脚组件及部份表面黏着组件，但要注意的是，这些组件必须先以环氧树脂固定，才能暴露在熔融的锡炉里。
以下几种联机生产方式可供参考：
回焊焊接、双面回焊焊接、回焊/波峰焊锡、双面回焊/波峰焊锡、双面回焊/选择性波峰焊锡等方式。
回焊/波峰焊锡及双面回焊/波峰焊锡，需要先用环氧树脂将第二面的表面黏着组件全部固定起来（组件会暴露在熔融的锡中）。
设计者在使用主动组件于波峰焊锡中要特别的注意。
选择性波峰焊锡法，是先用简单的冶具将先前以回焊方式装上的组件遮蔽起来，再去过锡炉。
这种方式可以把组件以冶具保护起来，只露出部份选择性区域来通过熔融的锡。
这方法还需要考虑到两种不同的组件（表面黏着组件及插件式组件）之间的距离，是否能确保足够的流锡能不受限制的流到焊点。
较高的组件（高于3mm）最好是放到第一面，以免增加冶具的厚度（如图三所示）。
图三、在双面回焊后使用选择性波峰焊锡时，表面黏着组件和插件式组件接脚要保持一定的距离，以确保锡流能顺利流过这些焊点。
鲁柏特方式（Ruppertprocess）提供制程工程师，一次就将回焊组件及插件式组件焊接好的方式。
将一计算过的锡膏量放置到每一穿孔焊垫的四周。
当锡膏熔化时会自动流入穿孔内，填满孔穴并完成焊接接点。
当使用这种方式时组件必须要能承受回焊时的高温。
冶具开发文件
开发PC板组装用冶具需要详细如CAD等的数据。
Gerberfile或IPC-D-350用来制作板子的数据也常在撰写机器程序，开印刷钢版及制造测试冶具时被用到。
尽管每一部份所使用的程序兼容性都不同，但全自动的机械设备，通常都会有自动转换或翻译的软件来把CAD数据转成可辨视的格式。
使用数据的单位包括组装机器的程序、印刷钢版制作、真空冶具制作及测试冶具等。
结论
工程师可能会使用数种不同的成熟制程方式，来焊接许多种类的组件到基板上面。
有着完整的计划及一清晰易懂的组装流程步骤及需求，设计者可以更容易准备出一符合生产线生产的产品。
提供一好的PC板设计及完整且清晰的文件，可以确保组装质量、功能及可靠度都能在一定预算下顺利达到目地。
第二步骤：
测试设计
在市面上有无数的测试技术及设备来供测试工程师选用，以达到利用最少花费完成最多样的测试。
然而，一“理想”的测试则需包含以下各项：
基板产量、复杂度及尺寸、技术之应用（RF、CPU或模拟式），测试预算及不论是否要用上的为测试而设计的理念。
在设计一测试流程时，工程师有许多选择，从单一测试机台到一整个测试工厂都有。
有许多型态的ATE机台可选择，无论是直接购买或是专门设计都有。
然而其测试的两个主要目地是不变的：
首先必须能很迅速的判断板子是好是坏，其次能立即判断是那一组件毁坏亦或是其它原因。
即然在测试市场上早已有现成的测试机台可以符合需求，我们只要选择合适的来使用即可。
ICT测试
在一针床冶具上测试板子，一次测一个组件。
这冶具会和板子、焊锡面上所有的节点接触，虽然它可以和板子正反两面都做接触，不过一般而言那是很昂贵的。
这些针底部是以弹簧为材料，用来和板子上组件的接脚或是测试点接触。
当和板上所有的点接触可侦测到板上所有模拟或数字组件，并迅速孤立出有问题的组件。
短路测试通常是第一个执行的，以确定是否有空焊或其它的短路。
其结论很简单，就是说只要板子没有空焊、短路、组件放置错误及使用错组件，这块PC板通常就是无缺陷的。
这方法可以避免因发生错误而影响到周围其它的组件。
量产缺失分析（MDA）
MDA通常是ICT测试中的一个分项，然而它并没有加电流到板子上去。
一般而言，MDA并不能测试数字组件的真正功能，所以还要有其它的方法。
MDA是一非常好的模拟组件测试器，然而尽管和ICT一样能有效测出短路及空焊，它最大的好处是容易撰写程序，较短的测试时间及较低的费用。
功能卡测试（FCT）
在FCT之下板子会在自己的环境下来测试其功能及速度。
举例说明，一含处理器的主机板必须加以测试，以确保其能以全速运算且透过适配卡和磁盘驱动器、VGA显示器，选用的内存等相连接；测试定速器板以确定其和汽车之间的接口良好，或是测试F16战斗机上许多PC板中的一片，以确定它能以全速执行其功能。
以上都是FCT所应用的领域。
在测试主机板时要用到“Mock-Up”测试机，它可以加上磁盘驱动器及VGA卡到板子上，并以事先设定的程序去测试。
至于其它外加的系统都是良好的。
这设备最大的优点是不贵且容易建造，而其缺点则是无法决定板上缺陷发生在那个地方。
在测试定速器板或其它模拟电路板时要用到“Rack-and-stack”测试机，因为Mock-Up不能精确且充份的进行测试。
基本上，测试工程师会选取适当的仪器，建立一支架，再把这些仪器放到架子上去。
IEEEorVXI－控制仪器是最常被用到的。
同时也要发展出一专用的测试软件来控制这些仪器。
市面上有许多现成的软件可供Rack-andStack测试时使用。
一“ATF为基本功能”的测试机可模拟PC板操作的环境。
这种测试机通常非常昂贵。
IEEEorVXI仪器可以在机台的控制下进行模拟测试。
对数字电路而言，一般使用的技术是将数据存在探针后方的内存上。
用此方式可把测试频率提高到50MHz以上。
一般而言在使用此技术时是模拟设计者的设计规范，如此就可以使用此种探针或其它测试工具来找出有缺陷的组件所在。
错误侦测
无误UUT数字或模拟，PHT或SMT、军品或商品测试结果都须要把缺陷的组件或基板找出来。
下列就是包含一假想处理器的清单
1000个点
800个非连续性组件
60个小/中型积体组件
9个数字组件40到4脚
3个72到80脚组件
5个100到128脚组件
3个200到208脚组件
20个连接器
假设每一组件都有可能损坏，且制程上也可能产生故障，有90%的良率可通过ICT测试，有90%可通过FCT，这也表示会有12%的产品会发生问题，且必须依赖测试把有缺陷的产品找出，并确定问题发生在何处。
故障清单如表一所示，显示故障机率是如何分布在插件组件和表面黏着组件的组装过程表。
预期的改变
（表一）显示当产品由插件组件改成表面黏着组件时，故障清单也会相对的随之改变，大部份是由于焊接过程不同所造成的。
也就是说在插件组件的故障主要是发生在短路问题（只有极少数的空焊），而表面黏着组件的故障则主要是因为空焊（及许多短路）。
于是在转换制程时，测试工程师也要能立即将测试方式修改为侦测空焊为主的方式。
表一、一般板子的故障清单
插件组件对表面黏着组件
故障类型
ICT测试%
FCT测试
目视%
故障总数%
短路
30对13
1对1.2
4对0.5
35对14.7
空焊
4对20
2对9
2对1.2
8对30.2
错误组件
11对10
0.5对0.3
0.5对0.2
12对10.5
缺少组件
11对12
0.5对1
0.5对0.2
12对13.2
组件方位不对
4.5对2
0.2对0.5
0.3对0.2
5对2.7
超过容许误差
1.5对5.0
1.5对1.0
0.0对0.0
0.3对1.5
损坏/弯曲接脚
3.0对5.0
1.0对2.0
1对0.2
5对7.2
电性缺陷
10对10
10对10
0.0对0.0
20对20
每一阶段总数
75对72.5
16.7对25
8.3对2.5
100
*此表是以一假设的板子为例
对非连续性组件而言，测量其值可以清楚的知道是否焊接妥当。
对数字或模拟电源组件（扩大器、整流器等）以传统的ICT及FCT测试就可以确定组件是否焊接良好。
如果所有的I/O都能被确认焊接良好，我们可以下的结论就是没有空焊或短路发生在其中。
TestJet（HP）技术，在1992年由ICT发展出来，可以用来判定组件之每一接脚是否有良好的电性接触（如图一所示）。
这方法是以测量组件接脚和加在其上的一模块间的电容量，来判定其焊锡接点是否牢固，同时此法也不需要再额外设计及制造测试点。
这里要强调的是接脚和焊垫间良好的接触，并不代表其间有一可以接受的良好的焊点。
可能有一不良的焊点当板子加热，弯曲或是随意处置时会造成空焊现象。
尽管在平稳及充裕的环境下，想要分辨出焊锡接点的可靠性是不可能的，但测试设备仍可以确保电性上的接触是完整且良好的。
图一、ICT测试机器，以量测组件接点电容为主要方式来判别其电性上接触，而不须要再用到专为测试所制造的测试点。
环境应力筛选（ESS）可施以热或重量负载于一板子上，进而造成潜在性的故障。
典型的ESS包含一烧机用的密室或是一振动台来进行测试。
对军需产品或医疗用的板子进行ESS测试是很平常的，但对一般量产商品进行此测试动作则不常见。
（表二）所示为几种工业界常用的测试方式的优缺点。
几乎所有的测试动作都包含了两种以上的测试方式，如传统的测试方式是先以ICT再用FCT。
先用ICT再用Rack-and-StackFCT，先用MDA再用ATE基础的FCT，或是同时混合几种测试方式（如同时用ICT及FCT于同一平台上）
边界扫描（BoundaryScan）测试是工业界另一种发明。
此方法尽管非常有效但并未被广泛使用。
它使用一特殊模式以连续方式把数据输入数字组件，再量测组件的输出入接脚（边界）是否造成SAO及SAI的错误。
目前市上的测试机台几乎都有提供这种BS测试法为标准式选用设备。
步骤
以下的步骤可供测试工程师建立一最佳的测试方式，在表面黏着组件的组装在线（无论是新线或是刚由插件转移过来）。
因为对一插件业者而言是不会没有测试设备的，而这设备也可用于表面黏着组件。
然而对于测试目标及策略方式则必须要小心的选定，对故障清单的预测相对于产量、尺寸、复杂度、顺从DFT及UUT技术。
步骤1：
选择测试策略：
几乎所有的测试都包含了ICT及FCT两者，因此决定五万美金的MDA或是20万美金的ICT的设备那一能胜任工作，或是使用8千美金的Mock-UpFCT会比价值40万美金的ATEFCT更省钱。
最终的策略必须能符合所有要测试的范围，不需要重复付出的费用（如冶具及撰写程序），需要重复付出的费用（测试人工及错误维修人员），板子储运方式及有效率的信息回报。
步骤2：
选择测试设备，花钱去买或建立一套测试设备，但却无法因这台设备而回收其投资下去的钱，这是谁也不会去做的事。
所以在决定要投资测试设备之前必须先了解要买怎样的设备，这设备要多久才能回收其投入的金钱。
步骤3：
采购冶具及程序，这是任何计划成功的关键，这事可以由公司内部的技术人员来完成，也可以交给外界专业测试公司来协助完成。
步骤4：
整合测试设备及被测试板，使用一些已知状况良好的板子对测试机台进行测验，以确定其测试是可以重复进行的。
同时也要测验一些已知故障组件位置的板子，已确认机台可以侦测出且指出故障之组件。
步骤5：
试车：
在进行原型测试时要小心确认PC板是否经过完整的检测，并了解那些缺陷没有被ICT或FCT检测出来。
因为ICT的测试成本远低于FCT，所以要尽可能的在最初就把ICT机器，调整到能查出最多的故障。
同样的，也要研究如何在FCT检测时，就把问题找出来而不要等到系统测试时再去发现问题。
所有的问题都必须告知制程单位，如此才能调整放置位置及焊接程序以求最高良率。
步骤6：
精细调整制程以维持生产最后，测试过程必须进行再一次的检讨，以确定其为最好的测试时机，处置方式，找寻故障点方式等，才能达到最高效率。
而这些信息也都要告知量产单位。
步骤7：
不断的改进不断的重复步骤6，才能达到最佳的测试方式、设备及人员。
保持将信息回馈给量产单位，才能保持高的生产良率。
表二：
工业标准测试方式比较
测试方式
优点
弱点
ICT
开发时间短
不同板子需要不同冶具
设备低廉
对好的板子而言浪费时间
找寻短路，组件方位不对
可能会损坏一些敏感组件
错误组件，空焊极强
必须有测试点
短时间就能找出故障位置
测试时间短
MDA
开发时间比ICT短
对数字组件测试能力较差，无法非IC进行开机测试
设备比ICT更低廉
找寻短路，组件方位不对
及一些放置缺陷极强
短时间就能找出故障位置
测试时间短
FCT（Mock-Up）
提供迅速的通过/不通过测试
会找不到ICT可找出的故障，其包含短路及SAO/SAI故障，对找出故障位置能力极差
一般而言测试时短
设备通常不贵
FCT（RackandStack）
对模拟板子很有用，当和IEEE或VXI仪器一同工作时是很好的工具
会找不到ICT可找出的故障，其包含短路及SAO/SAI故障，对找出故障位置能力极差，对快速数字组件测试能力不强
FCT（ATE为基础）
找出故障位置能力极强
ATE要大量资金，冶具及程序价格昂贵
当设计工程师能提供仿真数据时是很好的工具
会找不到ICT可找出的故障，需很长的时间才能完成冶具及程序
ICT和FCT结合
有ICT和FCT之优点
费用昂贵
测试方式
优点
弱点
一次只能测一片板子测试机需要特殊的专业知识及备份零件，能同时进行一连串ICT及FCT
可能造成测试速度瓶颈
边界扫描
对板子及系统提供良好的测试，几乎可以不需要使用ICT，能对某些组件进行详细的自我测试
对大部份用户而言仍很少使用
BS硬件会占用组件位置，很难只对板子的一部份进行BS
一般是以组件对组件，板子对板子的方式来求取最大的检测范围，能只用4或5个点来完成最多项的测试
测试时间长，特别是对内存组件而言更是不方便
第三步骤：
焊锡材料
基于不同应用上的需要，焊锡材料可以四个方向来加以探讨：
合金成份，应用的焊垫形状，化学性，清洁性及物理形态。
焊锡因其液化温度低于400℃（750℉）所以一般上被认为是可熔的合金。
一般的合金成份包括：
锡/铅，锡/银，锡/锑，锡/铋，锡/铟，锡/铅/银，锡/铅/锑，锡/铅/铋，锡/铅/铟，铅/铟，铅/银，铅/锑。
对芯片层级（特别是指覆晶FlipChip）而言，基本上都是使用高温、高铅的合金成份，如5锡/95铅或10锡/90铅。
当然啦，低温或接近低温的合金如60锡/40铅，62锡/36铅/2银和63锡/37铅也可以直接使用在芯片上。
至于在BGA基板下方的锡球则可以是高温、高铅或是低温，接近低温的锡铅或锡铅银材料。
就母板层级的组件组装而言则限制以低温的锡铅或锡铅银合金，这是因为母板的主要材料为不耐高温的FR-4。
在某些特殊情况下低温的锡铅合金中会再加入一些铋或铟等元素。
物理特性
焊锡可以被制成许多不同的外观，棒状、锭状、线状、粉末、特殊型状（指定外型、尺寸），球型或膏状。
除了这些外形及组成成份上的不同，焊锡材料的功能还被其应用的焊垫外形所限制。
焊锡所附带的助焊剂可分为三种，RMA（松香、温和反应）以溶剂清洗，水溶性以水清洗或免洗。
五种重要的物理特性如下：
“金属上相的转变温度”与实际应用上有关。
液化温度是和溶化温度及固体软化温度相同。
在一固定合金成份下液体到固体之间的温度在可被称为塑性或膏状范围。
锡膏合金成份组成的选择必须能和使用上的最糟状况相符合，因此合金的液化温度必须至少高于使用最高温度的两倍以上。
当使用温度接近液化温度时焊锡会变得（在机械或金属上所称的）脆弱。
“电性传导”是指焊锡接点在传递讯号上的表现。
焊锡可以被看成一组带正电的离子被浸放在一带负电的电子云中，而金属晶体则因静电彼此相吸引着。
就理论上而言，电的导通是由带负电的电子或正电的离子在电场下由一位置移动到另一位置。
就金属而言是以电子来进行电的传导，而离子传导则常见于氧化物或非金属物质。
对焊锡而言，导电性主要由电子流动来进行，电阻则随温度上升而上升。
这是因为随温度上升电子移动方向变乱减少了同一方向上电流的传递。
焊锡的电阻亦为塑性形变程度所影响（增加）。
“热传导”，就金
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