EDA试题库建设结果课案.docx

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EDA试题库建设结果课案

EDA试题库建设

[70%基础题，20%中档题，10%提高题（试题容量：

20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。

]

基础题部分

填空题（140空）

1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。

2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。

3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。

4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。

5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。

6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。

7．MAX+PLUS的文本文件类型是（.VHD）。

8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。

9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。

10.常用EDA的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。

11.在VHDL程序中，（实体）和（结构体）是两个必须的基本部分。

12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL综合器）。

13、VHDL的数据对象分为（常量）、（变量）和（信号）3类。

14、VHDL的操作符包括（算术运算符）和（符号运算符）。

15、常用硬件描述语言有（VerilogHDL）、（AHDL）以及（VHDL）。

16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。

17、VHDL同或逻辑操作符是（XNOR）。

18、原理图文件类型后缀名是（.GDF），VerilogHDL语言文本文件类型的后缀名是（.V）。

19、十六进制数16#E#E1对应的十进制数值是（224）。

20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。

21、VHDL不等于关系运算符是（/=）。

22、STD_LOGIC_1164程序包是（IEEE）库中最常用的程序包。

23．文本输入是指采用（硬件描述语言）进行电路设计的方式。

24．当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl）和（verilog）。

25．采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。

26．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。

27.EDA工具大致可以分为（设计输入编辑器）、（仿真器）、（hdl综合器）、（适配器）以及（下载器）等5个模块。

28．将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。

29．用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。

30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（blockdiagram/Schematic）命令方式。

31．若在MAX+plusII集成环境下，执行文本输入设计方法，应选择（.vhd）方式。

32．\maxplus2\max2lib\prim是MAX+plusII（基本）元件库，其中包括（门电路）、（触发器）、（电源）、（输入）、（输出）等元件。

33．\maxplus2\max2lib\mf是函数元件库，包括（加法器）、（编码器）、（译码器）、（数据选择器数据）、（移位寄存器）等74系列器件。

34．图形文件设计结束后一定要通过（编译），检查设计文件是否正确。

35．在MAX+plusII集成环境下可以执行（生成元件）命令，为通过编译的图形文件产生一个元件符号。

这个元件符号可以被用于其他的图形文件设计，以实现（多层次）的系统电路设计。

36.执行MAX+p1usIl的“TimlngAnalyzer”命令，可以设计电路输入与输出波形间的（延时量）。

37.指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为（端口映射）。

38．MAX+plusII的波形文件类型是（.swf）。

39．层次化设计是将一个大的设计项目分解为若干个（子项目）或者若干个（层次）来完成的。

先从（顶层）的电路设计开始，然后在（顶层）的设计中逐级调用（底层）的设计结果，直至实现系统电路的设计。

40.一个项目的输入输出端口是定义在（实体中）中。

41.描述项目具有逻辑功能的是（结构体）。

42.关键字ARCHITECTURE定义的是（结构体）。

43.1987标准的VHDL语言对大小写（不敏感）。

44.关于1987标准的VHDL语言中，标识符必须以（英文字母）开头。

45.VHDL语言中变量定义的位置是（结构体中特定位置）。

46.VHDL语言中信号定义的位置是（结构体中特定位置）。

47.变量赋值号是（:

=）,信号赋值号是（<=）。

48．IF语句属于（顺序）语句。

49．LOOP语句属于（顺序）语句。

50．PROCESS语句属于（并行）语句。

51．CASE语句属于（顺序）语句。

52.EDA的中文含义是（电子设计自动化）。

53．可编程逻辑器件的英文简称是（PLD）。

54.现场可编程门阵列的英文简称是（FPGA）。

55.在EDA中，ISP的中文含义是（在系统编程）。

56.EPF10K20TC144-4具有（144）个管脚。

57.MAXPLUSII中原理图的后缀是（.GDF）。

58.VHDL语言共支持四种常用库，其中（WORK）库是用户的VHDL设计现行工作库。

59.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为（综合器）。

60.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（THEN）作用。

61.assign—>pin/locationchip命令是MAXPLUSII软件中（引脚锁定）的命令。

62.在VHDL中,可以用语句（clock’eventandclock=’0’）表示检测clock下降沿。

63.在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为（8）次。

64.在VHDL中，PROCESS结构内部是由（顺序）语句组成的。

65.执行MAX+PLUSII的（Simulator）命令，可以对设计的电路进行仿真。

66.执行MAX+PLUSII的（Compiler）命令，可以对设计的电路进行编译。

67.执行MAX+PLUSII的（Programmer）命令，可以对设计的电路进行下载。

68.在VHDL中，PROCESS本身是（并行）语句。

69.在元件例化语句中，用（=>）符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP中的信号名关联起来。

70.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是（被高层次电路设计调用）。

71.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（综合）。

72．在VHDL中，IF语句中至少应有1个条件句，条件句必须由（BOOLEAN）表达式构成。

73.在VHDL中（变量）不能将信息带出对它定义的当前设计单元。

74.在VHDL中，一个设计实体可以拥有一个或多个（结构体）。

75.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有（9）种逻辑值。

76．在VHDL中，用语句（clock’EVENTANDclock=’1’）表示clock的上升沿。

77、仿真是对电路设计的一种（间接的）检测方法。

78.QuartusII中建立设计项目的菜单是（“File”→“NewProjectWizard”）。

79.执行QuartusII的（Create∠Update/CreateSymbolFilesforCurrentFile）命令，可以为设计电路建立一个元件符号。

80.使用QuartusII的图形编辑方式输入的电路原理图文件必须通过（编译）才能进行仿真验证．

81.QuartusII的波形文件当中设置仿真时间的命令是（Edit/TimeBar）。

82.完整的IF语句，其综合结果可实现（组合逻辑电路）。

83.描述项目具有逻辑功能的是（结构体）。

84．protel原理图设计时,按下（Q）键可实现英制和公制的转换。

85．在VHDL语言的程序中，注释使用（--）符号。

86．protel原理图设计时,按下（E+M+M键）快捷键可实现“移动功能”。

87.在放置元器件的过程按下（TAB）键可以调出元件属性对话框。

88.40mil大约等于（0.001）m。

A、B、0.001cmC、0.001inchD、0.001mm

89.通常所说的几层板指的是（钻孔图层）的层数。

90.执行（AlignTop）命令操作，元器件按顶端对齐。

91.执行（AlignBottom）命令操作,元器件按底端对齐.

92.执行（AlignLeft）命令操作,元器件按左端对齐.

93.执行（AlignRight）命令操作,元气件按右端对齐.

94.原理图设计时,实现连接导线应选择（Place/Wire）命令.

95.要打开原理图编辑器,应执行（Schematic）菜单命令.

96.进行原理图设计，必须启动（Schematic）编辑器。

97.使用计算机键盘上的（PageDown）键可实现原理图图样的缩小。

98.往原理图图样上放置元器件前必须先（装载元器件库）。

99.执行（Tools/Preferences）命令，即可弹出PCB系统参数设置对话框。

100.在印制电路板的（KeepOutLayer）层画出的封闭多边形，用于定义印制电路板形状及尺寸。

101.印制电路板的（SilkscreenLayers）层主要用于绘制元器件外形轮廓以及标识元器件标号等。

该类层共有两层。

102.在放置元器件封装过程中，按（Y）键使元器件封装旋转。

103.在放置元器件封装过程中，按（X）键使元器件在水平方向左右翻转。

104.在放置元器件封装过程中，按（Y）键使元器件在竖直方向上下翻转。

105.在放置元器件封装过程中，按（L）键使元器件封装从顶层移到底层。

106.在放置导线过程中，可以按（BackSpace）键来取消前段导线。

107.在放置导线过程中，可以按（Shift+Space）键来切换布线模式。

108.执行（CenterHorizontal）命令操作，元器件按水平中心线对齐。

109．MAX+plusII支持原理图、（VHDL）、（Verilog）语言及以波形与EDIF等格式的文件，并支持混合设计、（功能）仿真和（时序）仿真。

110．结构体是用于描述设计实体的（内部结构）以及实体端口间的（逻辑关系），它不能单独存在，必须有一个界面说明即（实体）。

对具有多个结构体的实体，必须用（CONFIGURATION配置）语句指明用于综合的结构体和用于仿真的结构体。

111．由（已定义的）、（数据类型不同）的对象元素构成的（数组）称为记录类型的对象。

（共计140空）

选择题（140题）

1．关于EDA技术的设计流程，下列顺序正确的是（A）

A原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

B原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C原理图/HDL文本输入→功能仿真→综合→编程下载→适配硬件测试；

D原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

2．对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）

A原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B原理图输入设计方法一般是一种自底向上的设计方法；

C原理图输入设计方法无法对电路进行功能描述；

D原理图输入设计方法也可进行层次化设计。

3．QuartusII的设计文件不能直接保存在（B）。

A系统默认路径B硬盘根目录C项目文件夹D用户自定义工程目录

4．使用QuartusII工具软件建立仿真文件，应采用（　D　　）方式．

Ａ．图形编辑　　Ｂ．文本编辑　　　　　Ｃ．符号编辑　　　　　Ｄ．波形编辑

5．建立设计项目的菜单是（　C　　）．

Ａ．“File”“New”Ｂ．“Project”“NewProjectWizard”Ｃ．“File”“NewProjectWizard”　　　　　

6．在QuartusII集成环境下为图形文件产生一个元件符号的主要用途是（　D　）．

Ａ．仿真　　　　Ｂ．编译　　　　　Ｃ．综合　　　　　Ｄ．被高层次电路设计调用

7．仿真是对电路设计的一种（　B　　）检测方法．

Ａ．直接的　　　Ｂ．间接的　　　　Ｃ．同步的　　　　　Ｄ．异步的

8．执行QuartusII的（B　　）命令，可以对设计电路进行功能仿真或者时序仿真．

Ａ．CreateDefaultSymbolB．StartSimulation

Ｃ．CompilerD．TimingAnalyzer

9．QuartusII的图形设计文件类型是（　B　　）．

Ａ．.scf　Ｂ．.bdfＣ．.vhdＤ．.v

10．QuartusII是（　C　　）

Ａ．高级语言　　Ｂ．硬件描述语言　　　Ｃ．EDA工具软件　　　Ｄ．综合软件

11．使用QuartusII工具软件实现原理图设计输入，应采用（　A　　）方式．

Ａ．模块/原理图文件　　Ｂ．文本编辑　　　　　Ｃ．符号编辑　　　　　Ｄ．波形编辑

12．一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（　C　）．

Ａ．设计输入　　　Ｂ．设计输出　　　Ｃ．设计实体　　　　Ｄ．设计结构

13．VHDL常用的库是（　A　　）标准库．

Ａ．IEEEB．STDＣ．WORKＤ．PACKAGE

14．在VHDL的端口声明语句中，用（　A　　）声明端口为输入方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

15．在VHDL的端口声明语句中，用（　B　　）声明端口为输出方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

16．在VHDL的端口声明语句中，用（　C　　）声明端口为双向方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

17．在VHDL的端口声明语句中，用（　D　　）声明端口为具有读功能的输出方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

18．在VHDL标识符命名规则中，以（　A　　）开头的标识符是正确的．

Ａ．字母　　　　Ｂ．数字　　　　　Ｃ．汉字　　　　　Ｄ．下划线

19．在下列标识符中，（C）是VHDL合法标识符．

Ａ．4h_addeB．h_adde4_Ｃ．h_adder_4Ｄ．_h_adde

20．在下列标识符中，（A）是VHDL错误的标识符．

Ａ．4h_addeB．h_adde4Ｃ．h_adder_4Ｄ．h_adde

21．VHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（B）

Ａ．实体进程B．结构体进程Ｃ．进程进程Ｄ．结构体结构体

22．在VHDL中，目标变量的赋值符号是（C　　）．

Ａ．＝：

　　　　Ｂ．＝　　　　　　Ｃ．：

＝　　　　　　Ｄ．＜＝

23．在VHDL中，目标信号的赋值符号是（　D　　）．

Ａ．＝：

　　　　Ｂ．＝　　　　　　Ｃ．：

＝　　　　　　Ｄ．＜＝

24．在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOＰ语句的局部变量，（　B　　）事先声明．

Ａ．必须　　　　Ｂ．不必　　　　　Ｃ．其类型要　　　　　　Ｄ．其属性要

25．在VHDL的并行语句之前，可以用（　C　　）来传送往来信息．

Ａ．变量　　　　Ｂ．变量和信号　　　Ｃ．信号　　　　Ｄ．常量

26．在VHDL中，PROCESS结构是由（　A　　）语句组成的．

Ａ．顺序　　　　Ｂ．顺序和并行　　　Ｃ．并行　　　　Ｄ．任何

27．在VHDL中，条件信号赋值语句WHEN_ELSE属于（　C　　）语句．

Ａ．并行兼顺序　　　Ｂ．顺序　　　　　Ｃ．并行　　　　Ｄ．任意

28．在元件例化（COMPONENT）语句中，用（　D　　）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来．

Ａ．＝　　　　Ｂ．：

＝　　　　Ｃ．＜＝　　　Ｄ．＝＞

29．把上边的英文缩略语和下边的中文意思对应起来。

（1）EDA

（2）FPGA（3）SOC（4）CPLD（5）ASIC

（6）SRAM（7）ISP（8）VHDL（9）BST（10）IEEE

a片上系统b复杂可编程逻辑器件

c现场可编程门阵列d静态随机存取存储器

e在系统可编程f超高速硬件描述语言

g边界扫描测试技术h美国电子工程师协会

i电子设计自动化j专用集成电

30．一个项目的输入输出端口是定义在      A  。

A.实体中        B.结构体中   C.任何位置    D.进程体   

31．描述项目具有逻辑功能的是      B 。

A.实体           B.结构体   C.配置           D.进程   

32．关键字ARCHITECTURE定义的是    A    。

A.结构体        B.进程   C.实体           D.配置   

33．1987标准的VHDL语言对大小写是        D。

A.敏感的        B.只能用小写   C.只能用大写        D.不敏感

34．关于1987标准的VHDL语言中，标识符描述正确的是    A    。

A.必须以英文字母开头               B.可以使用汉字开头   

C.可以使用数字开头           D.任何字符都可以   

35．符合1987VHDL标准的标识符是     A   。

A.a_2_3                 B.a_____2   C.2_2_a                 D.2a   

36．不符合1987VHDL标准的标识符是   C     。

A.a_1_in                B.a_in_2   C.2_a                    D.asd_1 

37．变量和信号的描述正确的是    A    。

A.变量赋值号是:

=  B.信号赋值号是:

=   

C.变量赋值号是<=  D.二者没有区别   

38．下面数据中属于实数的是    A    。

A.4.2              B.3   C.‘1’                D.“11011”   

 STD_LOGIG_1164中定义的高阻是字符   D     。

A.X                       B.x   C.z                        D.Z   

39．STD_LOGIG_1164中字符H定义的是        A。

A.弱信号1            B.弱信号0   C.没有这个定义    D.初始值  

40．如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是        B。

A.0          B.1          C.2              D.不确定   

41．不属于顺序语句的是   C     。

A.IF语句                     B.LOOP语句   C.PROCESS语句         D.CASE语句   

42．EDA的中文含义是        A。

A.电子设计自动化               B.计算机辅助计算   

C.计算机辅助教学               D.计算机辅助制造   

43．可编程逻辑器件的英文简称是      D 。

A.FPGA                 B.PLA  C.PAL                   D.PLD   

44．现场可编程门阵列的英文简称是     A   。

A.FPGA                 B.PLA   C.PAL                   D.PLD   

45．在EDA中，IP的中文含义是      D  。

A.网络供应商        B.在系统编程   C.没有特定意义    D.知识产权核

46．EPF10K30TC144-4具有多少个管脚       A  。

A.144个                B.84个   

C.15个                 D.不确定   

 QuartusII是哪个公司的软件    A    。

A.ALTERA      B.ATMEL   C.LATTICE    D.XILINX   

47．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：

   D     。

A.IEEE库           B.VITAL库C.STD库            D.WORK工作库

48．下列语句中，不属于并行语句的是：

B        。

A.进程语句         B.CASE语句C.元件例化语句     D.WHEN…ELSE…语句

49．下列关于变量的说法正确的是     A   。

A.变量是一个局部量，它只能在进程和子程序中使用。

B.变量的赋值不是立即发生的，它需要有一个δ延时。

C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。

D.变量赋值的一般表达式为：

目标变量名<=表达式。

50．VHDL语言是一种结构化设计语言；一个设计实体（电路模块