EDA试题库建设结果课案.docx

1、EDA试题库建设结果课案EDA试题库建设70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。基础题部分填空题（140空）1一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。 2EDA设计流程包括 （设计准备） 、（设计输入）、 （设计处理） 和（器件编程） 四个步骤。 3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 （功能仿真）。 4VHDL的数据对象包括 （变量） 、（常量）

2、 和 （信号），它们是用来存放各种类型数据的容器。 5图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。 6以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。 7MAX+PLUS的文本文件类型是（.VHD） 。 8在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。 9VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。10.常用 EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式） 。 11.在 VHDL 程序中，（实体）和（结构体）是两个必须的

3、基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为 （HDL 综合器）。 13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。 14、VHDL 的 操作 符 包括 （算术 运算 符 ）和 （符号运算符） 。15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本语句有（顺序语句）、 （并行语句）和属性自定义语句。 17、VHDL 同或逻辑操作符是 （XNOR） 。 18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。 19、十六进制数16#E#E1对应的十进制数值是（22

4、4）。 20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。 21、VHDL 不等于关系运算符是 （ /= ） 。 22、STD_LOGIC_1164程序包是 （IEEE ） 库中最常用的程序包。 23文本输入是指采用（硬件描述语言） 进行电路设计的方式。24当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl） 和 （verilog） 。25采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上） 的设计。26硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设

5、计法。27.EDA工具大致可以分为（设计输入编辑器） 、（仿真器） 、 （hdl综合器） 、 （适配器） 以及 （下载器） 等5个模块。28将硬件描述语言转化为硬件电路的重要工具软件称为（综合器） 。29用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程） 。30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（block diagram/Schematic）命令方式。31若在MAX+plusII集成环境下，执行文本输入设计方法，应选择（.vhd） 方式。32maxplus2max2libpri

6、m是MAX+plusII （基本） 元件库，其中包括（门电路）、（触发器）、（电源）、（输入）、（输出）等元件。33maxplus2max2libmf是 函数 元件库，包括（加法器）、（编码器）、（译码器）、（数据选择器数据）、（移位寄存器）等74系列器件。34图形文件设计结束后一定要通过（编译） ，检查设计文件是否正确。35在MAX+plusII集成环境下可以执行（生成元件） 命令，为通过编译的图形文件产生一个元件符号。这个元件符号可以被用于其他的图形文件设计 ，以实现（多层次）的系统电路设计。36.执行MAX+p1us Il的“Timlng Analyzer”命令，可以 设计电路输入与输出

7、波形间的（延时量）。37.指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为（端口映射） 。38MAX+plusII的波形文件类型是（.swf） 。39层次化设计是将一个大的设计项目分解为若干个(子项目)或者若干个(层次)来完成的。先从(顶层)的电路设计开始，然后在(顶层) 的设计中逐级调用（底层） 的设计结果，直至实现系统电路的设计。40. 一个项目的输入输出端口是定义在（实体中）中。41. 描述项目具有逻辑功能的是（结构体） 。42. 关键字ARCHITECTURE定义的是 （结构体） 。43. 1987标准的VHDL语言对大小写（不敏感）。 44. 关于1987标准的VHDL语

8、言中，标识符必须以（英文字母）开头。 45.VHDL语言中变量定义的位置是（结构体中特定位置 ）。 46. VHDL语言中信号定义的位置是（结构体中特定位置）。 47. 变量赋值号是( := ),信号赋值号是( ”不是操作符号，它只相当与（THEN）作用。61. assignpin/location chip命令是MAXPLUSII软件中（引脚锁定）的命令。62. 在VHDL中,可以用语句（clock event and clock=0） 表示检测clock下降沿。63. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为（8）次。64. 在VHDL中，PROCES

9、S结构内部是由（顺序）语句组成的。65. 执行MAX+PLUSII的（Simulator）命令，可以对设计的电路进行仿真。66. 执行MAX+PLUSII的（Compiler）命令，可以对设计的电路进行编译。67. 执行MAX+PLUSII的（Programmer）命令，可以对设计的电路进行下载。68. 在VHDL中，PROCESS本身是（并行）语句。69. 在元件例化语句中，用（ = ）符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP中的信号名关联起来。70.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是（被高层次电路设计调用）。71.在MAX+PL

10、USII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（综合）。72在VHDL中，IF语句中至少应有1个条件句，条件句必须由 （BOOLEAN） 表达式构成。73. 在VHDL中（变量）不能将信息带出对它定义的当前设计单元。74.在VHDL中，一个设计实体可以拥有一个或多个（结构体）。75. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有（9）种逻辑值。76在VHDL中，用语句（clockEVENT AND clock=1 ）表示clock的上升沿。 77、仿真是对电路设计的一种（间接的

11、）检测方法。 78. Quartus II中建立设计项目的菜单是（ “File”“New Project Wizard” ）。 79.执行Quartus II的（ Create Update / Create Symbol Files for Current File ）命令，可以为设计电路建立一个元件符号。 80.使用Quartus II的图形编辑方式输入的电路原理图文件必须通过（编译）才能进行仿真验证 81. Quartus II的波形文件当中设置仿真时间的命令是（Edit/ Time Bar ）。 82. 完整的IF语句，其综合结果可实现（组合逻辑电路）。 83. 描述项目具有逻辑功能的

12、是（结构体）。84protel原理图设计时,按下(Q)键可实现英制和公制的转换。 85在VHDL语言的程序中，注释使用(-)符号。86protel原理图设计时,按下(E+M+M键)快捷键可实现“移动功能”。 87.在放置元器件的过程按下（TAB ）键可以调出元件属性对话框。 88. 40mil大约等于（ 0.001 ）m。 A、 B、0.001cm C、0.001inch D、0.001mm 89.通常所说的几层板指的是（钻孔图层）的层数。 90.执行（Align Top ）命令操作，元器件按顶端对齐。 91.执行(Align Bottom )命令操作,元器件按底端对齐. 92.执行(Alig

13、n Left )命令操作,元器件按左端对齐. 93.执行(Align Right )命令操作,元气件按右端对齐. 94.原理图设计时,实现连接导线应选择(Place/Wire )命令. 95.要打开原理图编辑器,应执行(Schematic)菜单命令. 96.进行原理图设计，必须启动（Schematic ）编辑器。97.使用计算机键盘上的（Page Down ）键可实现原理图图样的缩小。 98.往原理图图样上放置元器件前必须先（装载元器件库 ）。 99.执行（Tools/Preferences ）命令，即可弹出PCB系统参数设置对话框。 100.在印制电路板的（Keep Out Layer ）层

14、画出的封闭多边形，用于定义印制电路板形状及尺寸。 101.印制电路板的（ Silkscreen Layers ）层主要用于绘制元器件外形轮廓以及标识元器件标号等。该类层共有两层。 102.在放置元器件封装过程中，按（Y）键使元器件封装旋转。 103.在放置元器件封装过程中，按（X ）键使元器件在水平方向左右翻转。 104.在放置元器件封装过程中，按（Y ）键使元器件在竖直方向上下翻转。 105.在放置元器件封装过程中，按（L ）键使元器件封装从顶层移到底层。 106.在放置导线过程中，可以按（ Back Space ）键来取消前段导线。 107.在放置导线过程中，可以按（Shift+Space

15、 ）键来切换布线模式。 108.执行（Center Horizontal ）命令操作，元器件按水平中心线对齐。 109MAX+plus II支持原理图、（VHDL）、（Verilog）语言及以波形与EDIF等格式的文件，并支持混合设计、（功能）仿真和（时序）仿真。110结构体是用于描述设计实体的（内部结构）以及实体端口间的（逻辑关系），它不能单独存在，必须有一个界面说明即（实体）。对具有多个结构体的实体，必须用（CONFIGURATION配置）语句指明用于综合的结构体和用于仿真的结构体。111由（已定义的）、（数据类型不同）的对象元素构成的（数组）称为记录类型的对象。（共计140空）选择题（1

16、40题）1 关于EDA技术的设计流程，下列顺序正确的是 ( A )A 原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B 原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C 原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D 原理图/HDL文本输入功能仿真适配编程下载综合硬件测试2 对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）A 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B 原理图输入设计方法一般是一种自底向上的设计方法；C 原理图输入设计方法无法对电路进行功能描述；D 原理图输入设计方法也可进行层次化设计。3 Quartu

17、s II的设计文件不能直接保存在（ B ）。A 系统默认路径 B 硬盘根目录 C 项目文件夹 D 用户自定义工程目录4 使用Quartus II工具软件建立仿真文件，应采用（D）方式图形编辑文本编辑符号编辑波形编辑5 建立设计项目的菜单是（C）“File”“New ”“Project”“New Project Wizard”“File”“New Project Wizard”6 在Quartus II集成环境下为图形文件产生一个元件符号的主要用途是（D）仿真编译综合被高层次电路设计调用7 仿真是对电路设计的一种（B）检测方法直接的间接的同步的异步的8 执行Quartus II的（B）命令，可以

18、对设计电路进行功能仿真或者时序仿真Create Default Symbol BStart SimulationCompiler DTiming Analyzer 9 Quartus II的图形设计文件类型是（B） . scf . bdf . vhd . v10 Quartus II是（C）高级语言硬件描述语言EDA工具软件综合软件11 使用Quartus II工具软件实现原理图设计输入，应采用（A）方式模块/原理图文件文本编辑符号编辑波形编辑12 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（C）设计输入设计输出设计实体设计结构13 VHDL常用的库是（A）

19、标准库IEEE BSTD WORK PACKAGE14 在VHDL的端口声明语句中，用（A）声明端口为输入方向IN BOUT INOUT BUFFER15 在VHDL的端口声明语句中，用（B）声明端口为输出方向IN BOUT INOUT BUFFER16 在VHDL的端口声明语句中，用（C）声明端口为双向方向IN BOUT INOUT BUFFER17 在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向IN BOUT INOUT BUFFER18 在VHDL标识符命名规则中，以（A）开头的标识符是正确的字母数字汉字下划线19 在下列标识符中，（ C ）是VHDL合法标识符4h_

20、adde Bh_adde4_ h_adder_4 _h_adde20 在下列标识符中，（ A ）是VHDL错误的标识符4h_adde Bh_adde4 h_adder_4 h_adde21 VHDL程序中的中间信号必须在_中定义，变量必须在_中定义（ B ）实体 进程 B结构体 进程 进程 进程 结构体 结构体22 在VHDL中，目标变量的赋值符号是（C）：23 在VHDL中，目标信号的赋值符号是（D）：24 在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOO语句的局部变量，（B）事先声明必须不必其类型要其属性要25 在VHDL的并行语句之前，可以用（C）来传送往来信息变量

21、变量和信号信号常量26 在VHDL中，PROCESS结构是由（A）语句组成的顺序顺序和并行并行任何27 在VHDL中，条件信号赋值语句WHEN_ELSE属于（C）语句并行兼顺序顺序并行任意28 在元件例化（COMPONENT）语句中，用（D）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（）中的信号名关联起来：29 把上边的英文缩略语和下边的中文意思对应起来。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM （7）ISP （8）VHDL （9）BST （10）IEEE a片上系统 b复杂可编程逻辑器件c现场可编程门阵列 d静态随机

22、存取存储器e在系统可编程 f超高速硬件描述语言g边界扫描测试技术 h美国电子工程师协会i电子设计自动化 j专用集成电30 一个项目的输入输出端口是定义在 A。A. 实体中 B. 结构体中C. 任何位置 D. 进程体31 描述项目具有逻辑功能的是B 。A. 实体 B. 结构体C. 配置 D. 进程32 关键字ARCHITECTURE定义的是A 。A. 结构体 B. 进程C. 实体 D. 配置33 1987标准的VHDL语言对大小写是D 。A. 敏感的 B. 只能用小写C. 只能用大写 D. 不敏感34 关于1987标准的VHDL语言中，标识符描述正确的是A 。A. 必须以英文字母开头 B. 可以

23、使用汉字开头C. 可以使用数字开头 D. 任何字符都可以35 符合1987VHDL标准的标识符是A 。A. a_2_3 B. a_2 C. 2_2_a D. 2a36 不符合1987VHDL标准的标识符是C 。A. a_1_in B. a_in_2 C. 2_a D. asd_137 变量和信号的描述正确的是A 。A. 变量赋值号是:= B. 信号赋值号是:=C. 变量赋值号是= D. 二者没有区别38 下面数据中属于实数的是A 。A. 4.2 B. 3 C. 1 D. “11011”STD_LOGIG_1164中定义的高阻是字符D 。A. X B. x C. z D. Z39 STD_LOG

24、IG_1164中字符H定义的是A 。A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值40 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是B 。A. 0 B. 1 C. 2 D. 不确定41 不属于顺序语句的是C 。A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句42 EDA的中文含义是A 。A. 电子设计自动化 B. 计算机辅助计算C. 计算机辅助教学 D. 计算机辅助制造43 可编程逻辑器件的英文简称是D 。A. FPGA B. PLA C. PAL D. PLD44 现场可编程门阵列的英文简称是A

25、。A. FPGA B. PLA C. PAL D. PLD45 在EDA中，IP的中文含义是D 。A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核46 EPF10K30TC144-4具有多少个管脚 A。A. 144个 B. 84个C. 15个 D. 不确定Quartus II是哪个公司的软件A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX47 VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：D 。A.IEEE库 B.VITAL库 C.STD库 D.WORK工作库48 下列语句中，不属于并行语句的是：B 。A.进程语句 B.CASE语句 C.元件例化语句 D.WHENELSE语句49 下列关于变量的说法正确的是A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名= 表达式。50 VHDL语言是一种结构化设计语言；一个设计实体（电路模块