西安交通大学数字逻辑实验实验报告参考样本.docx
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西安交通大学数字逻辑实验实验报告参考样本
实验报告的格式
封面内容：
标题：
数字逻辑电路专题实验报告
副标题：
——（设计项目的名称）
班级:
姓名：
学号:
同组成员：
（姓名）
日期：
联系电话：
报告的内容：
1.实验目的
2.实验项目名称与实现的功能目标
3.详细的系统设计方案：
系统模块图、状态图、状态表、ASM图等；
4.各功能模块说明：
子模块电路原理图、状态图、状态表、ASM图等；
各逻辑图、表达式、或HDL代码的分析及其相关说明等；
输入、输出信号的时间图（时序图）；
6.测试结果的分析：
模拟仿真时各种输入、输出信号的时间图（时序图）；
实验的测试结果的讨论：
包括实验中间结果、仿真的最终结果的分析，是否达到预期的目标与效果；遇到的问题及解决的方法。
7.实验总结：
对设计实现的项目进行评价，总结经验，尤其是对项目的进一步完善提出意见。
9.参考书或文献目录
参考报告样本：
数字逻辑电路专题实验报告
——多功能数字钟设计
班级：
计算机71
姓名：
王三
学号：
070552**
同组者：
孙一波
日期：
2009年6月30日
联系电话：
82670039
目录
一．实验目的3
二．设计项目实现的目标4
三．项目设计概要4
1.项目整体设计概述：
4
2.项目设计特点：
4
3.个人任务说明：
4
四．系统设计方案5
1.系统功能模块示意图：
5
2.功能模块说明：
5
总控电路5
电子钟计时电路：
8
秒表计时电路：
8
电子钟、秒表显示电路：
8
五．测试结果及分析9
1.模拟仿真测试方案：
9
2.分频器模拟仿真测试波形图：
9
3.总控模块模拟仿真测试电路图：
11
4.总控模块模拟仿真测试波形图：
11
六．项目总结12
七．结束语12
八．参考书13
一．实验目的
数字逻辑电路专题实验是对“数字逻辑”课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。
根据数字逻辑的特点，选择相应的题目，在老师的指导下，由学生独立完成。
目的是通过实验使学生掌握数字逻辑电路设计的基本方法和技巧，正确运用MaxPlusⅡ软件及实验室多功能学习机硬件平台，完成所选题目的设计任务，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。
通过实验，一方面提高运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，为以后的计算机硬件课程的学习奠定良好的基础。
二．设计项目实现的目标
设计实现一个数字式多功能电子表（内含数字电子钟、数字秒表）。
其中电子钟采用24小时计时（具有整点报时功能），数字秒表计时范围0min0.00s～99min59.99s，电子钟与秒表的显示均由LED七段数码管显示。
系统可以在电子钟和秒表之间进行显示切换，秒表和电子钟两个模块相互独立，运行时互不干扰，仅接受总控电路的控制。
三．项目设计概要
1.项目整体设计概述：
整个电子表分为三个主功能模块：
总控电路、电子钟计时电路和秒表计时电路。
为电子钟和秒表工作产生时钟信号的分频器（可输出秒表时钟信号100Hz，电子钟时钟信号1Hz，电子钟时间设置时钟信号10Hz）包含在总控电路中。
电子钟和秒表模块中分别包括两者的时间计时和显示功能电路。
总控模块负责控制整个系统的运行：
系统的启动/关闭、分频器的清零（仅在启动时使用1次）以及产生各种控制信号（电子钟与秒表显示间的切换、电子钟时/分的设置、秒表启动/停止/清零）。
2.项目设计特点：
我们在项目设计过程中采用模块化设计思想，事先制定了模块间的接口方案，使得整个系统的组合变得十分灵活。
由于我们在设计时为电子钟和秒表模块中都加入了显示电路，总控模块可分别与之连接组成一个分系统，便于调试。
在最终整合时，我们也只需要将两个模块中的显示电路合二为一即可。
3.个人任务说明：
我在本次实验中主要任务是：
项目整体设计思路制定及功能模块划分、模块间接口的制定以及系统总控模块的设计与调试工作。
另外，电子钟和秒表的显示电路也由我设计实现。
四．系统设计方案
1.系统功能模块示意图：
2.功能模块说明：
总控电路
模块功能：
输入：
实验板时钟（频率1000Hz），实验板控制开关（共使用6个）；
输出：
秒表时钟CLK_Secend（频率100Hz），电子钟时钟CLK_Clock_S、CLK_Clock_M、CLK_Clock_H（分别对应秒、分、时，频率1Hz），电子钟时间设置用时钟（频率10Hz），秒表启动/停止信号Start_Secend，秒表清零信号CLR_Secend，显示切换信号（OUT_Swap）及显示选择编码信号（为3位二进制数CBA）。
其中，电子钟时间设置用时钟的时设置、分设置时钟分别与电子钟时钟CLK_Clock_M、CLK_Clock_H共用一个输出端，系统根据控制输入选择某一个时钟信号输出（此时另一个时钟信号的输出处于高阻抗状态）。
由于实验板上的6个LED数码管共用一个输入端，并且同一时刻仅有一个数码管可用于显示，因此需要总控电路提供数码管的选择编码信号。
实验板控制开关信号（6位）说明：
1
2
3
4
5
6
SYS_Start
SYS_Clear
SYS_Swap
SYS_EN1
SYS_EN2
Clock_Set
系统启动
（1）/关闭（0）
分频器清零信号（高有效），仅在系统初始时使用（上下波动开关一次即可）
显示切换信号
（0—时钟，1—秒表）
在时钟显示状态下：
00/01：
正常运行
10：
分设置状态
11：
时设置状态
在秒表显示状态下：
00：
停止
01：
启动秒表
10：
秒表清零
11：
无效码
时间设置开始
（1）/停止（0）
模块的设计：
（1）分频器：
分频器为一模1000计数器，由3片十进制计数器74162级联组成，所有74162的时钟端接同一时钟信号（频率为1000Hz系统输入信号）。
第一片74162的使能端ENT和ENP信号与全系统开启/关闭控制信号SYS_Start相连接，计数器的清零信号统一由系统控制信号SYS_Clear提供。
在每片74162的进位端（RCO）接一个信号输出端，分别作为秒表时钟、电子钟时钟和时间设置时钟信号。
分频器电路图如下：
封装完成的分频器：
（2）译码电路：
主体为一个3-8译码器。
由于74138的输出位低有效，考虑到设计的需要（高有效信号输出），对系统原有的74138的电路图加以修改（将与非门改为与门），定义封装后的电路符号为138mydef（如图示）。
（3）数码管选择编码生成器：
用一片74163构建一个模6计数器。
时钟信号采用分频器产生的秒表时钟信号，2个使能端均与全系统开启/关闭控制信号SYS_Start相连接。
最终完成的总控模块电路图：
封装完成的总控模块图：
电子钟计时电路：
本模块由同组成员王一波完成。
秒表计时电路：
本模块由同组成员王一波完成。
电子钟、秒表显示电路：
功能：
输入：
电子钟/秒表时间输出、总控电路显示选择编码CBA、显示切换信号OUT_Swap。
输出：
LED数码管显示信号（ABCDEFG），数码管选择信号（编号为123456，任一时刻仅有一位有效）。
受实验平台硬件限制，实验板上6个LED数码管公用输入端，而且每次只有一个LED数码管可用于显示。
因此电子钟/秒表必须共输出端。
为使各路输出不相互影响，我们决定采用三态缓冲门电路进行输出控制，使任一时刻仅有一路输出送至LED数码管输入端。
考虑到需要在6个数码管间选择一个用于显示相应的一位时间值，采用对显示选择编码CBA进行译码选择LED数码管及对应的时间值输出。
电路设计：
（1）三态缓冲门：
设计时我们发现设计软件中并没有提供我们所需要的4位三态缓冲门74125/74126，于是我们根据8总线三态缓冲门74541的设计，自行定制了4总线三态缓冲门74125mydef。
完成封装的74125mydef如下：
（2）显示电路：
说明：
此电路为电子钟/秒表模块的一部分，图中未接输入端的连线在模块中将与电子钟/秒表的计时输出端相连。
电路的测试也并入其所在模块。
五．测试结果及分析
1.模拟仿真测试方案：
将总控模块中的分频器和分频器以外的部分分别进行波形仿真测试。
在对电路中除分频器以外的部分进行测试时，需要对原先的电路图稍作修改：
将分频器、分频器清零信号输入端及有关连线删除，然后添加3个时钟信号输入端（按输入信号频率由高到低分为CLK_IN1、CLK_IN2、CLK_IN3，分别对应秒表时钟、时间设置用时钟、电子钟时钟），并将相应连线正确连接。
2.分频器模拟仿真测试波形图：
图1：
图2：
图3：
对图3的一点说明：
图中的CLK_IN时钟信号因缩放倍率的问题，无法显示出正常状态下的时钟波形。
从以上3幅图中可以看出：
分频器中由CLK_IN到CLK_Secend、由CLK_Set到CLK_Set和由CLK_Set到CLK_Clock均遵循满10进1的原则，因此我们认为分频器的工作是正确的。
3.总控模块模拟仿真测试电路图：
4.总控模块模拟仿真测试波形图：
图1：
图2：
说明：
图中的黑色粗线表示输出为高阻抗。
分析时我们令X=SYS_Swap，Y=SYS_EN1，Z=SYS_EN2。
系统处于电子钟显示状态（即X=0）时，可以看到当YZ=00或01时，时、分、秒输出端的时钟信号完全相同；当YZ=10且CLOCK_SET=1时，仅在“分”输出端有时钟信号；当YZ=11且CLOCK_SET=1时，仅在“时”输出端有时钟信号。
系统处于秒表显示状态（即X=1）时，可以看到秒表时钟输出端CLK_Secend波形与输入CLK_IN3完全相同，符合设计要求；当YZ=01时，秒表启动信号Start_Secend有效（对应波形图中的值为1）；当YZ=10时，秒表清零信号CLR_Secend有效。
综合以上分析，我们认为整个总控模块工作正常，符合预期设计目标。
六．项目总结
整个模块的设计实现难度不大，项目的设计过程也比较顺利，并完成了预期的设计任务。
毕竟我们只是学过一些比较基础的数字逻辑理论知识，能力有限，虽然整个模块经过精心设计和调试，其中仍难免存在一些不足之处。
例如：
分频器的工作受外接时钟信号（由实验板上的5G555振荡器提供）的影响较大，工作输出频率不是很稳定。
实验中我原先的设想是实现生活中人们经常使用的电子表的部分功能，但实验板上仅提供有逻辑开关，没有按钮，因此这里设计的总控电路使用了多达5个控制信号输入端，整体控制也显得比较麻烦。
如果有按钮的话，预计只需要3个控制输入端即可满足需要。
七．结束语
数字逻辑专题实验对我们进一步理解所学理论知识、深化对数字逻辑电路的认识有着不可替代的重要作用。
计算机本身就属于工科专业，要求学生具备较高的动手实践操作能力，不能仅仅局限于课本知识的学习。
数字逻辑专题实验与数字逻辑课程一脉相承，在我们刚学完理论知识后就能得到相应的实践能力训练，把所学知识应用到自己的设计题目过程中去，是一个难得的机会。
专题实验不仅使我对所学知识有了更加深入的理解，也让我了解了数字逻辑电路的基本设计过程和调试方法，并能够利用MaxPlusⅡ软件及实验室提供的多功能学习机硬件平台完成一些比较简单的数字逻辑电路题目的设计任务。
同时，对数字逻辑电路的深入理解也为我以后的计算机硬件课程的学习奠定了良好的基础。
另一方面，实验增强了我的团队合作意识和能力，这对我今后的发展大有裨益。
对专题实验课程的一点想法：
在实验题目设计开始前，希望指导老师能向学生推荐一些对学生完成实验设计有所帮助的的参考书籍。
学生懂的多了，也就敢于向一些难度较高的题目提出挑战。
个人觉得这样可能会更好一点。
八．参考书
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