数字频率计电路.docx

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数字频率计电路

第二章电路的总体设计方案

2.1方案论证与选择

2.1.1方案的提出

方案一

电路整体框架如图一所示。

被测信号经过放大，整形电路将其转换成同频率的脉动信号，送入计数器进行计数，闸门的一个输入信号是秒脉冲发出的标准脉冲信号，秒脉冲信号源含有个高稳定的石英振荡器和一个多级分频器共同决定，其时间是相当精确的，计数器显示电路采用七段共阴极LED数码管。

图2-1方案一框架图

方案二：

本方案采用单片机程序处理输入信号并且将结果直接送往LED显示，为了提高系统的稳定性，输入信号前进行放大整形，在通过A/D转换器输入单片机系统，采用这种方法可大大提高测试频率的精度和灵活性，并且能极大的减少外部干扰，采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。

但采用这种方案相对设计复杂度将会大大提高并且采用单片机系统成本也会大大提高。

图2-2方案二框架图

方案三:

采用频率计专用模块,即大规模集成电路将计数器、锁存器、译码、位和段驱动，量程与小数点选择等电路集成在一块芯片中，该方案在技术上是可行的，可以简化电路的设计，当对于设计要求中的某些指标，采用专用模块来完成比较困难，即扩展极为不便。

图2-3方案三框架图

2.1.2方案的的比较

方案一：

具有设计复杂度小、电路简洁、功能实用且成本低廉等特点，其稳定性较好基本能满足设计要求。

方案二：

采用单片机处理能较高要求，但成本提高且设计复杂，虽然可以达到很高的精度要求，但是，VHDL编程语言是我们在学习过程中没有接触过的，短期内也很难掌握并且熟练运用。

方案三：

用专用频率计设计模块固然设计简单且稳定但系统可扩展性能较差。

2.1.3方案的选择

综合三种方案比较：

我感觉方案一和我以前学的专业知识更接加近些，电路原理容易理解，所设计的数字频率计稳定性好，基本上能够满足设计要求，所以我采用第一种设计方案。

图2—5数字频率计组成框图

在我的毕业设计中，数字频率计由信号输入电路、分频电路、放大整形电路、闸门电路、时基电路、逻辑控制电路、计数电路、锁存电路、译码显示电路，小数点移位电路，量程选择开关等组成。

所谓频率，就是周期性信号的在单位时间（1s）内变化的次数，若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为：

（2—1）

上图是数字频率计的结构框图。

被测信号经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。

时基电路提供标准时间基准信号Ⅱ，其高电平持续的时间t1=1s,当1s信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到1s信号结束时闸门关闭，停止计数。

若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率fx=NHz。

逻辑控制电路的作用有两个：

一是产生锁存脉冲，使显示器上的数字稳定；二是产生清“0”脉冲Ⅴ，使计数器每次测量从零开始计数。

频率计中各信号波形如图2—6所示：

图2—6频率计中各信号波形

说明：

1、脉冲信号Ⅰ为被测信号经放大整形电路后变成的计数器所要求的脉冲信号，其频率与被测信号的频率fx相同，或与被测信号的频率呈一定的比例关系。

2、信号Ⅱ为时基电路提供的标准时间基准信号，其高电平持续时间为1S，当此信号来到，闸门开通，被测脉冲信号通过闸门，使计数器开始计数；此信号结束，则闸门关闭，计数器停止计数。

Ⅱ脉冲信号又可称为闸门时间脉冲，用T表示。

3、脉冲信号Ⅲ为闸门时间脉冲控制下闸门所输出的脉冲，因为要将它送入计数器进行计数，所以又将闸门所输出的Ⅲ信号称为计数脉冲信号。

若在闸门时间1S内计数器计得的脉冲个数为N，则被测信号频率fx=NHz。

4、脉冲信号Ⅳ即为锁存信号，是逻辑控制电路产生的，控制锁存器锁存计数结果的控制信号，它由时基信号Ⅱ结束时产生的负跳变来产生。

5、脉冲信号Ⅴ是计数器的清零信号，也是逻辑控制电路所产生，用于控制计数器进行清零，使计数器每次测量从零开始计数。

它是由锁存信号Ⅳ结束产生的负跳变来产生。

在这个总的电路设计中包含有几个不同功能的分电路，每个电路在本设计中都有着自己特有的功能，也只有这几个分电路组合在一起才使得整个的电路实现其所要达到的功能。

所以还是先介绍一下每一个分电路的功能特点。

第三章硬件电路设计

3.1时基电路和闸门电路

3.1.1时基电路

时基电路的作用是产生一个标准时间信号，其高电平持续时间为1s，由555定时器构成的多谐荡器产生。

a．555定时器内部结构

555定时器是一种模拟电路和数字电路相结合的中规模集成电路,其内部逻辑电路结构如图3—1（a）所示与管脚图如图3—1（b）所示：

图3—1（a）555定时器内部逻辑电路结构

图3—1（b）555定时器管脚图

它由分压器、比较器、基本R--S触发器和放电三极管等部分组成。

分压器由三个5的等值电阻串联而成。

分压器为比较器、提供参考电压，比较器的参考电压为，加在同相输入端，比较器的参考电压为，加在反相输入端。

比较器由两个结构相同的集成运放、组成。

高电平触发信号加在的反相输入端，与同相输入端的参考电压比较后，其结果作为基本R--S触发器端的输入信号；低电平触发信号加在的同相输入端，与反相输入端的参考电压比较后，其结果作为基本R—S触发器端的输入信号。

基本R--S触发器的输出状态受比较器、的输出端控制。

b．多谐振荡器工作原理

由555定时器组成的多谐振荡器如图3—2（a）所示，其中R1、R2和电容C为外接元件。

其工作波如图3—2（b）所示：

图3—2（a）由555定时器构成的多谐谢振荡器

图3—2（b）由555定时器构成的多谐谢振荡器工作波形

设电容的初始电压＝０，t＝０时接通电源，由于电容电压不能突变，所以高、低触发端＝＝０<ＶＣＣ，比较器Ａ1输出为高电平，Ａ２输出为低电平，即，（1表示高电位，0表示低电位），触发器置１，定时器输出此时，定时器内部放电三极管截止，电源经，向电容Ｃ充电，逐渐升高。

当上升到时，输出由０翻转为１，这时，触发顺保持状态不变。

所以0

时刻，上升到，比较器的输出由１变为０，这时，，触发器复０，定时器输出。

期间，，放电三极管Ｔ导通，电容Ｃ通过放电。

按指数规律下降，当时比较器输出由０变为１，Ｒ－Ｓ触发器的，Ｑ的状态不变，的状态仍为低电平。

时刻，下降到，比较器输出由1变为0，R---S触发器的1，0，触发器处于1，定时器输出。

此时电源再次向电容C放电，重复上述过程。

表3—1555集成定时器的功能表

本设计需要的时基信号波形如图3-3所示

图3-3本设计要求的时基波形

振荡器的输出波形如图3-3所示,其中。

由公式和,可计算出电阻与电容的值.若取电容则，

取

取

可得到本设计的时基电路，如图3—4所示：

图3-4时基电路

3.1.2闸门电路

测量控制电路（闸门电路）：

用于控制输入脉冲是否送给计数器计数。

由一个数字逻辑元件与非门来独立完成，其一端输入高电平持续时间为1s（0.25s）的时基信号，另一端输入经过放大整形后的未知频率的待测信号，与非门的输出端接低位计数器的信号输入端。

如图3-5所示：

图3-5闸门电路

闸门电路部分的与非门选用74LS00，74LS00是四2输入与非门。

其管脚图如图3-6所示。

图3-674LS00管脚图

表3-274LS00真值表

3.2放大和整形电路

为了能测量不同电平值与波形的周期信号的频率，必须对被测信号进行放大与整形处理，使之成为能被计数器有效识别的脉冲信号。

信号放大与波形整形电路的作用即在于此。

3.2.1放大电设计

低频放大电路采用由3DG100构成带电流串联负反馈的分压式单管共射放大电路比较合适，工作点稳定，工作频率范围较宽，放大器输入阻抗比较大。

电路结构如图3-7所示：

图3-7低频信号放大电路

在图3-7所示低频信号放大电路中，三极管3DG100起电流放大作用，是组成放大器电路的关键元件。

直流电源Vcc提供整个放大电路的能源，并且与电阻R1,R2,Rp确定三极管合适的静态工作状态，即保证三极管的发射结正向偏置，集电结反向偏置，使三极管处于正常放大的状态。

集电极通过一个电阻Re接地，通过该电阻的反馈来自动调节Ube的大小，使Ube基本保持不变。

为了增大放大倍数，减少输入阻抗，在Re的两端并联一个较大的旁路电容Ce，若Ce两端的交流压降可以忽略，则电压放大倍数将不会因此而下降。

电容C的作用是隔直流。

高频放大电路采用的是ucp1651芯片对高频信号进行放大，放大电路如图3-8所示：

图3-8高频信号放大电路

3.2.2整形电路设计

整形电路的作用是将输入的周期性信号，如正弦波、三角波或其他呈周期性变化的波形变换成脉冲波，其周期不变。

将其他波形变换成脉冲波的电路有多种，如施密特触发器、单稳态触发器、比较器等，本设计用到是过零比较器，如图3-9所示：

图3-9被测信号整形电路

在整形电路中比较放大电路采用OP37将输入得非方波信号（如正弦波，三角波等）转换为方波加以限幅，消波，在利用7404整形使其转换成TTL电平输出。

输出波形如图3-10所示：

图3-10脉冲形成电路波形图

本电路由放大电路与整形电路两部分组成。

对于输入幅度比较小的正弦波，三角波，方波信号，要测量其频率大小，首先要进行放大整形，变成同频率的方波信号，实现此功能的电路如图3-11所示：

图3-11放大与整形原理图

3.3逻辑控制电路

控制电路是通用电子计数器完成逻辑控制的指挥系统，控制着主闸门的开启和关闭。

在控制电路的协调指挥下，全机各部分电路协调动作，完成各项测量工作。

通用电子计数器的测量程序是计数—显示—复零。

也就是说，在主门开启的时间内进行计数，然后由显示电路将计数结果显示出来，接着发出复零信号使仪器又恢复到测量前的初始工作状态。

逻辑控制电路用来产生两种控制信号，一种是控制锁存器锁存的脉冲信号，另一种是产生计数器的清零信号，这两种信号都需要由信号负跳变触发，其中控制锁存的信号是由时基信号负跳变触发，清零信号则是由锁存信号的负跳变触发产生，这里就需要用到单稳态触发器，两种信号各由一单稳态触发器负责产生。

经选择采用双单稳态触发器74LS123，手动复位开关S按下时，计数器清“0”。

其电路如图3-12所示：

图3-12逻辑控制电路图

图3-1374LS123管脚图

表3-474LS123功能表

设锁存信号和清零信号的脉冲宽度相同，如果要求=0.02s,则得

若取=10K则取标称值

3.4锁存器

3.4.1电路的选择

锁存器是构成各种时序电路的存储单元，具有0和1两种状态，一旦状态确定就能自行保持，即长期保持一位二进制码，直到有外部信号作用时才有可能改变。

锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。

锁存器的作用是将计数器在1s结束时所计得的数进行锁存，使显示器上获得稳定的测量值。

因为在1s内要计成千上万个输入脉冲，若不加锁存器，显示器上的数字将随计数器的输出而变化，不便于读数。

1s计数结束时，逻辑控制电路发出锁存信号，将计数器此时的值送译码显示器，因此显示器的数字是稳定的。

选用8D锁存器74LS273可以完成上述功能.当时钟脉冲CP的正跳变来到时，锁存器的输出等于输入，即Q=D。

从而将计数器的输出值送到锁存器的输出端。

正脉冲结束后，无论D为何值，输出端Q的状态仍保持原来的状态Qn不变．所以在计数期间内，计数器的输出不会送到译码显示器。

锁存器连接如图3-14所示：

图3-14锁存器连接电