eda电话计费设计.docx
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eda电话计费设计
课程设计（论文）
题目名称：
基于VerlingHDL语言电话计费器设计
学院：
电气信息工程学院
专业/班级：
电子信息工程13101
学生：
华文琪
学号：
********
组员：
张天民杜磊磊王成朋
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摘要
目前，随着通信事业的发展及人们生活水平的提高，手机、电脑等各种先进的通信设备纷纷涌现，并越来越普及。
虽然固定电话面对如此冲击，但并未退出历史舞台，相反因其信号强的固定优势，而走进了各家各户。
电话机用户数以万计，计费依据来自电信局交换机给出的清单。
虽然清单方式是准确的，但是电话机用户并不能及时方便地看到费用清单。
然而卡式电话机可以实现这个要求，它能够实时显示和计费，能够给用户一个直接的信息。
本课题以硬件描述语言VerilogHDL为主要表达方式，以QuartusⅡ开发软件为设计工具进行公用电话计时计费系统的设计，其能够显示用户IC的卡值余额，并能够根据用户当前的话务种类和通话时间进行扣费，并将用户的实时余额和通话时间通过4位LED七段显示器显示出来。
整个设计过程采用自顶向下的分块设计方法，即将整个电话计费系统分为控制与计费模块、显示模块和报警模块。
在整个设计过程中一共设计了3种计费方式，其分别为市话、国内长话、和特殊电话，当话费不足时有报警功能，报警一分钟后自动切断通话，当用户结束通话，系统清零。
关键词：
电话计费器；VerilogHDL；QuartusⅡ；报警
1.绪论
1.1课题的目的及意义
当今，随着科学技术的发展，计算机技术带来了科研和生产的许多重大的飞跃，特别复杂可编程逻辑芯片的应用已经渗透到生产和生活中的各个方面，有力推动了社会的发展，特别是在实时控制方面有着比较强的功能。
其性能不断提高，应用范围愈来愈广。
在公用电话业务发展中，实时电话计资系统是企业、事业单位信息管理的一个重要组成部分。
在商品经济迅猛发展中，人们对电话的需求日益增长，大力发展和普及公用电话，以满足人们日常生活以及流动人口办理业务之需，已经成为当前市场趋势。
在公用电话业务发展中，由于诸多原因，计费不准的现象屡见不鲜，相关管理混乱，给人们生活带来极大不便。
为了使电话计费更加准确，本文将介绍一种采用VerilogHDL语言设计实现电话卡计费器的方法。
1.2电话的发展状况
随着我国电信事业的高速发展，我国的公用电话业务量也迅速增加。
在技术上，近十年里，我国公用电话经历了电话计费器、投币电话、磁卡电话、IC卡电话以及智能公话等多种形态，基本实现了从有人值守到无人值守方式的过渡。
电话计费器是一种用于有人值守的公用电话计费装置，是最早在全国得到普及的公用电话设备，它的主要特点是投入少，发展业务方便。
1995年，原邮电部发布了《集中管理公用电话计费器技术要求》，通过管理系统对电话计费器的资费实行集中管理，解决了在单机上可以修改资费引起的乱收费现象。
这种有人值守方式对我国早期的公用电话发展起了很大的作用，现在我国大约还有150万部采用电话计费器的公用电话。
磁卡公用电话是最早在我国使用的无人值守卡式公用电话，由于设备昂贵、磁卡防伪性能差、维修成本高、难度大、资费修改不方便等原因，在我国的使用时间很短，数量也不太多。
事实也证明这种方式不适合中国国情，现已被淘汰。
1996年，原邮电部发布了《IC卡公用电话及管理系统技术要求》（红皮书），并开始大力发展IC卡公用电话。
电话IC卡是一种带集成电路芯片的电话卡，话费余额存在芯片上，可以在全国范围内漫游，使用分方便。
从1996年到现在，IC卡公用电话的装机量超过了130万部，IC卡销售额超过200亿元。
IC卡公用电话极大地方便了群众生活，经济效益和社会效益都很好。
公用电话成为电信企业重要的收入来源之一[1]。
由于IC卡公用电话在管理和结算等方面存在一些问题，而且在防盗打方面也存在某些缺陷，部分区市开始利用智能网的电话卡功能实现公用电话业务。
采用IC卡电话机或专用电话机，自动发送记账电话卡（如201电话卡）上存储的账号和密码，使用者不用输入电话卡的账号，使用比较方便。
在全球各地，公用电话信息化的潮流已经不可阻挡。
若干年前，英国电信已经大规模将其原有的公用电话亭改造成为“多媒体信息亭”。
最近，美国最大的电信运营商Verizon通信公司宣布，该公司将利用路边的公用电话亭建立Wi－Fi接入点，为宽带用户提供无线互联网接入服务。
Verizon将在公用电话周围安装所需设备，用户可以使用笔记本电脑通过Wi－Fi无线连接技术享受上网服务。
公用电话作为我国公共设施的一部分，有着长期发展的需要，在多运营商的环境下，如何合理有效地组织和建设是今后我国公用电话发展的新课题，须要制订一系列新的规则，须要协调各方面的关系，充分利用新技术，结合我国的具体情况，兼顾统一性和多样性，使我国公用电话事业得到健康发展。
1.3EDA的技术与发展
在传统的硬件电路设计中，主要的设计文件是电路原理图，而采用硬件描述语言（HardwareDescribeLanguage，HDL）设计系统硬件电路时主要使HDL编写源程序。
所谓硬件描述语言，是一种用形式化方法来描述数字电路和设计数字逻辑系统的计算机语言。
它可以使数字逻辑电路设计者用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，自动综合到门级电路，再用ASIC或CPLD/FPGA实现其功能。
目前这种称之为高层设计的方法已被广泛采用。
据统计，在美国硅谷目前约有80%的ASIC和FPGA/CPLD使采用HDL方法设计的。
硬件描述语言的发展至今已有二十多年的历史，并成功地应用于设计的各个阶段：
建模、仿真、验证和综合等。
到20世纪80年代时，已出现了上百种硬件描述语言，如ABEL、HDL、AHDL，它们对设计自动化曾起到了极大的促进和推动作用，与传统的门级描述方式相比，它更适合大规模系统的设计。
但是，这些语言由不同的EDA厂商开发，互不兼容，一般各自面向特定的设计领域与层次，不支持多层次设计，层次间翻译工作要由人工完成，而且众多的语言使用户无所适从。
因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。
进入80年代后期，硬件描述语言向着标准化的方向发展。
1985年美国国防部正式推出了高速集成电路硬件描述语言VHDL（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage），VHDL和VerilogHDL语言适应了这种趋势的要求，先后成为IEEE标准。
VHDL诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。
VerilogHDL语言可读性强，易于修改和发现错误，覆盖面广，描述能力强，能支持硬件的设计，验证，综合和测试，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此VerilogHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VerilogHDL来完成。
1.3.1VerilogHDL语言的优点
VerilogHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。
VerilogHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用。
VerilogHDL的设计不依赖于特定的器件，方便了工艺的转换。
VerilogHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。
1.3.2VerilogHDL设计流程
现在的数字电路系统规模特别大，要设计这么大一个系统，一般都是由总设计师把整个硬件设计任务划分成若干个部分，编出相应的模型（行为的或者结构的），通过仿真加以验证后，在把各个模块分配给下面的工程师。
下面的工程师再细化手中的工作。
这样可以把一个大的系统分成很多的小系统分开给多人设计，从而提高设计的速度和缩短开发周期。
而且有的部分可以利用IP核（一些成熟的商业模块）的使用权，更为有效的开发。
这样的一个设计概念叫做自顶向下（TOP-DOWN）。
自顶向下的设计就是从系统级开始，把系统分成若干个基本单元，然后把这些基本单元划分成下一层的基本单元，一直这样下去，一直可以用EDA元件库中的基本元件实现。
VerilogHDL的设计流程一般是：
文本编辑：
用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VerilogHDL文件保存为.vhd文件。
功能仿真：
将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。
逻辑综合：
将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。
逻辑综合软件会生成.bdf的EDA工业标准文件。
布线布局：
将.bdf文件调入CPLD厂家提供的软件进行布线，即把设计好的逻辑安放到CPLD/FPGA内。
时序仿真：
需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）。
1.4QuartusⅡ简介
QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
该软件具有开发性、与结构无关、多平台、完全集成化、丰富的设计库、模块化设计。
该软件方便易用，功能齐全，是非常先进的EDA工具软件。
QuartusII特点
（1）最易使用的CPLD设计软件
（2）QuartusII给MAX+plusII用户带来优势
（3）器件支持
（4）FPGA设计流程
（5）系统设计技术
（6）时序逼近方法
（7）验证方案
（8）QuartusII软件简化了Hardcopy设计
（9）强大的软件开发工具QuartusII
2.电话卡计费器的系统分析
2.1电话卡计费器系统设计任务与要求
电话计费器系统是企、事业单位信息管理一个重要组成部分。
现在各种自动计费电话机中,计费系统也是它的一个重要组成部分。
我们下面针对卡式电话机为例,给出设计要求和内容。
设计内容与要求如下:
1.能够读出并以3位十进制显示卡值余额，显示范围为00.0～50.0元，计费器根据话务单价按通话时间扣除卡值余额，并且每分钟刷新一次余额显示
2.能根据打电话的种类和通话时间进行金额的扣除:
话费单价为区内电话每分钟3角；长途电话每分钟6角；特种电话不计费。
3.能进行余额不足的报警:
市话低于0.3元报警;长途低于0.6元报警,并且告警信号每次一秒、间隔一秒、一分钟后发出切断电话信号（用发光二极管模拟）。
因为在设计中只对电话机的计费系统进行设计,而没有涉及到电话通话的信令过程。
因此通话类型必须由外部输入。
“话卡插入”和“电话接通”信号用按键模拟。
2.2电话卡计费系统的需求分析
电话卡计费器能够正常稳定运行，可以实现如下几点：
1、电话计费控制器与正常通话计费、计时模块相连，以实现整个系统的计费计时功能。
2、如果卡内余额不足，报警模块将实现报警功能，报警模式采用光报警，并且当告警时间过长（如超过1分钟）时自动切断通话信号,系统不工作。
3、计费计时模块与显示模块相连，显示模块应实现对通话时间以及对话费余额的显示功能。
2.3电话卡计费系统各工作状态之间转换
用户插入电话卡→整个系统开始运行→显示卡内余额。
由于没有信号接受器，该系统将由外部输入通话类型来判断根据电话局反馈回来的信号，代表话务种类（返回信号可自己输入），“01”为市话，“10”为国内长话，“11”为特殊种类电话。
接着如果选择通话，计费系统将话费余额与所选通话类型计费率进行比较。
如果话费余额小于费率值，则禁止通话且报警提示；如果话费余额大于等于通话二分钟门限,是正常通话状态,通话指示灯亮；如果话费余额大于或等于费率值并且小于通话二分钟门限，则进入通话报警状态，表示通话时间不足一分钟，通话报警灯亮且当告警时间过长（如超过1分钟）时自动切断通话信号,系统不工作。
3.电话卡计费器的系统的设计
3.1系统总体设计
根据电话计费器的工作过程，本系统采用分层次化、分模块的方式设计，本系统设计的系统组成框图如图3.1所示三个模块：
控制与计费模块、显示模块和报警模块。
如图中虚线框所示。
控制与计费模块完成计费功能并产生控制信号，控制另外两个模块。
显示模块动态显示通话时间与通话余额计费等信息。
报警模块是根据通话中出现的报警信息，及时给出光报警。
图3.1系统设计组成框图
本系统采用层次化、模块化的设计方法，设计顺序采用自顶向下设计。
首先实现系统总体框图中各子模块然后由顶层模块调用各子模块实现整个系统。
为了便于BCD码显示，这里时间和费用计数器均采用十进制表示
3.2控制与计费模块
计费计时模块是整个IC电话计费器的核心部分。
它主要完成用户通话过程的计时、计费功能，且能够根据当前通话的种类（国内长途0.6元/分、市话0.1元/分、特话不计费）进行相应的扣费，其通话时间和卡值余额（最大余额为50.0元）信息每分钟更新一次，并能在用户通话时其卡内余额不足以继续通话时能通过告警信号提示用户，并在之后强制结束通话，其整个过程如下图3.2所示。
0
1
10
1
0
图3.2控制与设计模块流程图
3.3显示模块
该模块经过3选1选择器将余额信息（4位BCD码以元为单位）、计时信息（4位BCD码以秒为单位）动态显示输出，并可进行时间和余额的切换，其整个过程如下图3.3所示。
01
10
图3.3显示模块流程图
3.4报警模块
该模块的功能是产生光报警信号，提示用户卡内余额不足。
当报警条件满足时，通话指示灯亮或声音提示，其整个过程如下图3.4所示。
01
1110
图3.4报警模块流程图
4.系统调试
4.1系统仿真
初步设计完成后就要进行仿真测试,根据设计要求加入测试输入条件,仿真后应得到相应的输出结果。
如果与预先的结果不相符,再修改设计,直到相符为止。
下面是系统电路仿真波形的仿真结果图4-1、图4-2、图4-3、图4-4、图4-5、图4-6、图4-7、图4-8。
图4-1为话卡插入，通话未接通，card为高电平，state为低电平时的仿真波形。
图4-2、图4-3、图4-4分别为市话时，正常通话、余额不足和通话一分钟后自动切断的仿真波形。
图4-5、图4-6、分别为长途时，正常通话、和通话一分钟后自动切断的仿真波形。
图4-7为当插入话卡，电话未接通时特话的仿真波形，图4-8为当插入话卡，正常通话时特话的仿真波形。
图4-1话卡插入，通话未接通
根据图4-1的仿真波形可知，card为高电平,state为低电平，通话模式为01（市话模式）,电话卡余额dispmoney为50.0元（图中仿真以角为单位），read为高电平，write为低电平。
4.1.1市话仿真
1、市话正常通话时，假设话卡余额为50.0元:
图4-2市话正常通话时计费
根据图4-2的仿真波形可知，card为高电平,通话模式为01（市话模式），read为高电平，电话卡余额dispmoney为50.0元（图中仿真以角为单位）,当通话满一分钟,就扣除0.3元。
电话卡余额dispmoney由50.0元变为49.7元。
（图中仿真以角为单位,因此是500变为497）。
2、市话余额不足时，假设话卡余额为0.2元：
图4-3市话余额不足
图4-3是报警状态到禁止通话状态，根据仿真形可知，card为高电平,通话模式为01（市话模式）,电话卡余额dispmoney为0.2元（图中仿真以角为单位），小于费率值，禁止通话,报警继续，cut由低电平变为高电平。
3、市话余额只能通话一分钟时，假设话卡余额为0.4元:
图4-4市话通话一分钟
图4-4是报警状态到禁止通话状态，根据仿真形可知,card为高电平,通话模式为01（市话模式），电话卡余额dispmoney为0.4元（图中仿真以角为单位），当通话满一分钟,就扣除0.3元。
电话卡余额dispmoney由0.4元。
为0.1元后电话卡余额不足，禁止通话,声音报警继续。
4.1.2长话仿真
1、长话正常通话时，假设话卡余额为50元:
图4-5长途正常通话时计费
根据图4-5真波形可知，card为高电平,通话模式为10（长途电话模式）,电话卡余额dispmoney为50元（图中仿真以角为单位）,当通话满一分钟,就扣除0.6元。
电话卡余额dispmoney由50元变为49.6元。
（图中仿真以角为单位），因此是500变为494。
2、长话余额只能通话一分钟时，假设话卡余额为0.8元:
图4-6长途通话一分钟
图4-6状态到禁止通话状态，根据仿真形可知,card为高电平,通话模式为10（c长途模式），电话卡余额dispmoney为0.8元（图中仿真以角为单位），当通话满一分钟,就扣除0.6元。
电话卡余额dispmoney由0.8元变为0.2元后电话卡余额不足，禁止通话,报警继续。
4.1.3特殊电话仿真
1、当插入话卡，电话未接通时：
图4-7
根据图4-7波形可知,card为高电平,state为低电平，通话模式为11（特殊电话模式）,电话卡余额dispmoney为50元（图中仿真以角为单位），read为高电平，write为低电平。
2、当插入话卡，正常通话时：
图4-8正常通话过程中特殊电话类计费
根据图4-8波形可知,card为高电平,state为高电平，通话模式为11（特殊电话模式）,电话卡余额dispmoney为50元（图中仿真以角为单位），read为高电平，write为低电平系统实现与调试
由上面的波形和分析可知，该计费器满足了设计任务书的要求，即：
在收到电话局的反馈信号后，按照长话、市话或特话标准计费。
特话不扣费，长话按每分钟6毛扣费，市话按每分钟3毛扣费，并且每分钟刷新一次余额显示。
通话过程中若余额不足一分钟时以鸣笛形式提出告警提示，告警信号间隔一秒，一分钟后发出切断电话信号。
结束语
经过了两个多月的学习和工作，我终于完成了《基于VerilogHD的电话卡计费器设计》的论文。
从开始接到论文题目到系统的实现，再到论文文章的完成，每走一步对我们来说都是新的尝试与挑战，这也是我和同学共同在大学期间独立完成的一个项目。
在这段时间里，我学到了很多知识也有很多感受，从对QuartusⅡ、VerilogHDL的不熟悉，对电话计费器的相关技术很不了解的状态，我开始了学习和试验，查看相关的资料和书籍，让自己头脑中模糊的概念逐渐清晰，使自己的作品进一步完善起来，每一次的改进都是我学习的收获，每一次试验的成功都会让我兴奋好一段时间。
本次设计基于FPGA在QuartusⅡ平台上使用VerilogHDL硬件描述语言完成了一个电话计费器系统的设计，整个设计过程中采用自顶向下的分模块化设计方案，将整个系统分为报警模块、计费计时模块、显示及其控制模块三大模块，而显示模块继续分为若干小模块，并对各个模块分别进行了仿真分析，最后使用代码连接将各个模块有机的组合，便完成了整个电话计费系统。
通过对整个计费系统的仿真波形分析，可以看出此计费系统能够在用户摘机，并接通电话时，实时的显示用户卡值余额和通话时间，并能根据用户当前的通话种类进行相应的扣费，并且在用户余额不足时，能够提醒用户并在后强行中断用户通话。
因此，本次设计基本上较好的完成了设计要求。
致谢
这次课程论文能够得以顺利完成，是全组同学共同努力的结果。
我要在这里对他们表示深深的谢意。
感谢我的同学，转眼间EDA课程就要结束了，你们也已经陪我走过了3个月。
在这3个月里，我们一起学习；一起做实验；发表每个人对仿真实验、对题目见解。
感谢你们陪我走过学习EDA的过程，也感谢你们一直以来的帮助和关心。
感谢老师，是你给予我们知识，无私的奉献，虽然你们没有直接参与我的论文指导，但你们已经给予了我写论文的基础。
在开题时你们也提供了不少的意见，提出了一系列可行性的建议，在此向你们表示深深的感谢。
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附录A
/*信号定义：
clk：
时钟信号，本例中其频率值为1Hz；
decide：
电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示长话，“
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