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电路板注意事项
PCB设计FAQ集锦
整理：
萤火虫II号
"电子系统设计"之http:
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PCB设计的好坏直接决定了产品开发的质量和周期，它已成为产品设计链中的一个关键环节。
在社会化分工越来越细的今天，PCB设计已逐渐成为一门独立的学科。
随着高速设计时代的来临，PCB设计已经从以前简单的摆器件、拉线发展到一门以电工学为基础，综合电子、热、机械、化工等多学科的专业了。
本栏目近期将就PCB设计人员关注的问题结合专家的精辟解答予以讨论，并从理论和实际经验双重角度深度剖析与PCB相关的各种问题的实质及处理方法。
本文为连载式系列的第一部分，敬请关注。
Q1：
pcb设计中需要注意哪些问题？
A1：
PCB设计时所要注意的问题随着应用产品的不同而不同。
就象数字电路与仿真电路要注意的地方不尽相同那样。
以下仅概略的几个要注意的原则。
1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。
这些都会影响信号品质，甚至电磁辐射问题。
2、电源和地相关的走线与过孔（via）要尽量宽，尽量大。
3、不同特性电路的区域配置。
良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。
4、要配合生产工厂的制造工艺来设定DRC（DesignRuleCheck）及与测试相关的设计（如测试点）。
其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。
Q2：
在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢？
我使用的是CADENCE公司的软件。
A2：
一般EMI/EMC设计时需要同时考虑辐射（radiated）与传导（conducted）两个方面。
前者归属于频率较高的部分（>30MHz）后者则是较低频的部分（<30MHz）。
所以不能只注意高频而忽略低频的部分。
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置,PCB迭层的安排,重要联机的走法,器件的选择等,如果这些没有事前有较佳的安排,事后解决则会事倍功半,增加成本。
例如时钟产生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率（slewrate）尽量小以减低高频成分,选择去耦合（decoupling/bypass）电容时注意其频率响应是否符合需求以降低电源层噪声。
另外,注意高频信号电流之回流路径使其回路面积尽量小（也就是回路阻抗loopimpedance尽量小）以减少辐射。
还可以用分割地层的方式以控制高频噪声的范围。
最后,适当的选择PCB与外壳的接地点（chassisground）。
Q3：
线路板设计如果考虑EMC，必定提高不少成本。
请问如何尽可能的答道EMC要求，又不致带太大的成本压力？
A3：
PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferritebead、choke等抑制高频谐波器件的缘故。
除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。
以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率（slewrate）较慢的器件，以降低信号所产生的高频成分。
2、注意高频器件摆放的位置，不要太靠近对外的连接器。
3、注意高速信号的阻抗匹配，走线层及其回流电流路径（returncurrentpath），以减少高频的反射与辐射。
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。
特别注意电容的频率响应与温度的特性是否符合设计所需。
5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassisground。
6、可适当运用groundguard/shunttraces在一些特别高速的信号旁。
但要注意guard/shunttraces对走线特性阻抗的影响。
7、电源层比地层内缩20H，H为电源层与地层之间的距离。
Q4：
在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？
另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。
我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
A4：
在设计高速PCB电路时，阻抗匹配是设计的要素之一。
而阻抗值跟走线方式有绝对的关系，例如是走在表面层（microstrip）或内层（stripline/doublestripline），与参考层（电源层或地层）的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。
也就是说要在布线后才能确定阻抗值。
一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators（端接），如串联电阻等，来缓和走线阻抗不连续的效应。
真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。
基本上IBIS可看成是实际芯片I/Obuffer等效电路的电气特性资料，一般可由SPICE模型转换而得（亦可采用测量，但限制较多），而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。
也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。
如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才是根本解决之道。
Q5：
通常Protel比较流行，市面上的书也多。
请介绍一下Protel,PowerPCB,orCAD等软件的优劣和适用场合。
A5：
我没有太多使用这些软件的经验,以下仅提供几个比较的方向：
1、使用者的接口是否容易操作；
2、推挤线的能力（此项关系到绕线引擎的强弱）；
3、铺铜箔编辑铜箔的难易；
4、走线规则设定是否符合设计要求；
5、机构图接口的种类；
6、零件库的创建、管理、调用等是否容易；
7、检验设计错误的能力是否完善；
Q6：
请教关于仿真的问题。
关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。
A6：
提供两个厂商给你参考：
1、APSim（）
2、Ansoft（）
Q7：
我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？
另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？
A7：
没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。
现在绝大部分特性阻抗的计算公式都是假设有参考平面的，我还没看到这种无参考平面的特性阻抗公式。
但是，可以用TDR（TimeDomainReflectometer）对实际的板子做量测来得到无参考平面的特性阻抗。
信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由mutualinductance及mutualcapacitance而传到被感染的信号线上。
电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应（shieldingeffect）。
Q8：
当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。
这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。
但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。
A8：
将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。
如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。
也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径（returncurrentpath）会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
Q9：
请问就你个人观点而言：
针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？
可否分别说明。
A9：
限于本人对应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。
常规的电路设计，INNOVEDA的PADS就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。
在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
以上观点纯属个人观点！
Q10：
当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。
A10：
既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。
要按照具体的应用来看，可以尝试一下以下的方法。
0：
存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。
1：
选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。
2：
将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。
3：
尝试采用滤波的方式去除干扰。
Q11：
线路板设计如果考虑EMC，必定提高不少成本。
请问如何尽可能的答道EMC要求，又不致带太大的成本压力？
A11：
在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它：
合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的Chassisground用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。
在选择器件时，应就低不就高，用慢不用快的原则。
Q12：
我希望PCB方面：
1.做PCB的自动布线。
2.
（1）+热分析3.
（1）+时序分析4.
（1）+阻抗分析5.
（1）+
（2）+（3）6.
（1）+（3）+（4）7.
（1）+
（2）+（3）+（4）
我应当如何选择，才能得到最好的性价比。
我希望PLD方面：
VHDL编程--》仿真--》综合--》下载等步骤，我是分别用独立的工具好？
还是用PLD芯片厂家提供的集成环境好？
A12：
目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。
PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
Q13：
如何估算特性阻抗。
A13：
（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。
（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。
（3）差分信号线中间可否加地线。
1.以下提供两个常被参考的特性阻抗公式：
a.微带线（microstrip）
Z={87/[sqrt（Er+1.41）]}ln[5.98H/（0.8W+T）]
其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数（dielectricconstant）。
此公式必须在0.1<（W/H）<2.0及1<（Er）<15的情况才能应用。
b.带状线（stripline）
Z=[60/sqrt（Er）]ln{4H/[0.67π（T+0.8W）]}
其中，H为两参考平面的距离，并且走线位于两参考平面的中间。
此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
最好还是用仿真软件来计算比较准确。
2.选择端接（termination）的方法有几项因素要考虑：
a.信号源（sourcedriver）的架构和强度。
b.功率消耗（powerconsumption）的大小。
c.对时间延迟的影响，这是最重要考虑的一点。
所以，很难说哪一种端接方式是比较好的。
3.差分信号中间一般是不能加地线。
因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合（coupling）所带来的好处，如fluxcancellation，抗噪声（noiseimmunity）能力等。
若在中间加地线，便会破坏耦合效应。
Q14：
如何选择PCB板材？
如何避免高速数据传输对周围模拟小信号的高频干扰，有没有一些设计的基本思路?
A14：
选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。
设计需求包含电气和机构这两部分。
通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。
例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectricloss会对信号衰减有很大的影响，可能就不合用。
就电气而言，要注意介电常数（dielectricconstant）和介质损在所设计的频率是否合用。
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰（Crosstalk）。
可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。
还要注意数字地对模拟地的噪声干扰。
Q15：
在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧？
A15：
在设计高速高密度PCB时，串扰（crosstalkinterference）确实是要特别注意的，因为它对时序（timing）与信号完整性（signalintegrity）有很大的影响。
以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。
一般常看到的间距为两倍线宽。
可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。
不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔（blind/buriedvia）来增加走线面积。
但是PCB板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。
除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
Q16：
对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？
A16：
差分信号布线时要求等长且平行的原因有下列几点：
差分信号布线时要求等长且平行的原因有下列几点：
1.平行的目的是要确保差分阻抗的完整性。
平行间距不同的地方就等于是差分阻抗不连续。
2.等长的目的是想要确保时序（timing）的准确与对称性。
因为差分信号的时序跟这两个信号交叉点（或相对电压差值）有关，如果不等长，则此交叉点不会出现在信号振幅（swingamplitude）的中间，也会造成相邻两个时间间隔（timeinterval）不对称，增加时序控制的难度。
3.不等长也会增加共模（commonmode）信号的成分，影响信号完整性（signalintegrity）。
Q17：
请问，模拟电源处的滤波经常是用LC电路。
但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
A17：
LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。
因为电感的感抗（reactance）大小与电感值和频率有关。
如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。
但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。
如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声（ripplenoise）。
电容值则和所能容忍的纹波噪声规范值的大小有关。
纹波噪声值要求越小，电容值会较大。
而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源（switchingregulationpower）的输出端时，还要注意此LC所产生的极点零点（pole/zero）对负反馈控制（negativefeedbackcontrol）回路稳定度的影响。
Q18：
众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚，mechanical,keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。
A18：
在EDA软件的专门术语中，有很多不是有相同定义的。
以下就字面上可能的意义来解释。
Mechnical：
一般多指板型机械加工尺寸标注层。
Keepoutlayer：
定义不能走线、打穿孔（via）或摆零件的区域。
这几个限制可以独立分开定义。
Topoverlay：
无法从字面得知其意义。
多提供些讯息来进一步讨论。
Bottomoverlay：
无法从字面得知其意义。
可多提供些讯息来进一步讨论。
Toppaste：
顶层需要露出铜皮上锡膏的部分。
Bottompaste：
底层需要露出铜皮上锡膏的部分。
Topsolder：
指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路
Bottomsolder：
应指底层阻焊层。
Drillguide：
可能是不同孔径大小，对应的符号，个数的一个表。
Drilldrawing：
指孔位图，各个不同的孔径会有一个对应的符号。
Multilayer：
应该没有单独这一层，能指多层板，针对单面板和双面板而言。
Q19：
如何选择PCB板材?
如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路?
A19：
选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。
设计需求包含电气和机构这两部分。
通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。
例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectricloss会对信号衰减有很大的影响，可能就不合用。
就电气而言，要注意介电常数（dielectricconstant）和介质损在所设计的频率是否合用。
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰（Crosstalk）。
可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。
还要注意数字地对模拟地的噪声干扰。
Q20：
在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?
添加测试点会不会影响高速信号的质量？
A20：
一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。
另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。
基本上外加的测试点（不用线上既有的穿孔（viaorDIPpin）当测试点）可能加在线上或是从线上拉一小段线出来。
前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。
这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率（edgerate）有关。
影响大小可透过仿真得知。
原则上测试点越小越好（当然还要满足测试机具的要求）分支越短越好。
Q21：
在高速板（如p4的主板）layour，为什么要求高速信号线（如cpu数据，地址信号线）要匹配?
如果不匹配会带来什么隐患？
其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
A21：
要求走线特性阻抗匹配的主要原因是要避免高速传输线效应（transmissionlineeffect）所引起的反射（reflection）影响到信号完整性（signalintegrity）和延迟时间（flighttime）。
也就是说如果不匹配，则信号会被反射影响其质量。
所有走线的长度范围都是根据时序（timing）的要求所订出来的。
影响信号延迟时间的因素很多，走线长度只是其一。
P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式（commonclock或sourcesynchronous）下算得的timingmargin，分配一部份给走线长度的允许误差。
至于，上述两种模式时序的计算，限于时间与篇幅不方便在此详述，请到下列网址下载"IntelPentium4Processorinthe423-pinPackage/Intel850ChipsetPlatformDesignGuide"。
其中"MethodologyforDeterminingTopologyandRoutingGuideline"章节内有详述。
Q22：
上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?
电源和地平面之间的信号可以使用带状线模型计算吗？
A22：
是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。
例如四层板：
顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
Q23：
在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？
A23：
一般在空白区域的敷铜绝大部分情况是接地。
只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。
也要注意不要影响到它层的特性阻抗，例如在dualstripline的结构时。
Q24：
testcoupon的设计有什么规范可以参照吗？
如何根据板子的实际情况设计testcoupon？
有什么需要注意的问题？
A24：
testcoupon是用来以TDR（TimeDomainReflectometer）测量所生产的
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