《练习题库》分析题50道.docx
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《练习题库》分析题50道
1.何谓刷新存储器？
其存储容量与什么因素有关？
假设显示分辨率为1024×1024，256种颜色的图像，问刷新存储器的容量是多少？
2.某CRT显示器可显示128种ASCII字符，每帧可显示80字×25排；每个字符字形采用7×8点阵，即横向7点，字间间隔1点，纵向8点，排间间隔6点；帧频50HZ，采取逐行扫描方式。
问：
（1）缓存容量有多大？
（2）字符发生器（ROM）容量有多大？
（3）缓存中存放的是字符ASCII代码还是点阵信息？
（4）缓存地址与屏幕显示位置如何对应？
（5）设置哪些计数器以控制缓存访问与屏幕扫描之间的同步？
它们的分频关系如何？
3.刷存的主要性能指标是它的宽带。
实际工作时显示适配器的几个功能部分要争用刷存的宽带。
假定总宽度的50%用于刷新屏幕，保留50%宽带用于其他非刷新功能。
（1）若显示工作方式采用分频率位1024×768，颜色深度为3B，帧频（刷新速率）为72HZ，计算刷存总带宽应为多少？
（2）为达到这样高的刷存带宽，应采用何种技术措施？
4.设写入代码为110101001，试画出NRZ,NRZ1,PE,FM,MFM（改进调频制）的写电流波形，指出哪些有自同步能力。
5.试推导磁盘存储器读写一块信息所需总时间的公式。
6.一盘组共11片，记录面为20面，每面上外道直径为14英寸，内道直径为10英寸，分203道。
数据传输率为983040字节/秒，磁盘组转速为3600转/分。
假定每个记录块1024字节，且系统可挂多达16台这样的磁盘，请设计适当的磁盘地址格式，并计算总存储容量。
7.把外围设备接入计算机系统时，必须解决哪些基本问题？
通过什么手段解决这些问题？
8.说明外围设备的I/O控制方式分类及其特点。
9.画出程序中断方式基本接口示意图，简要说明IM,IR,EI,RD,BS五个触发器的作用。
10.单级中断中，采用串行排队链法莱实现具有公共请求线的中断源优先级别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。
11.举出三种产生中断向量的方法。
12.用微处理器构成一个数据采集系统。
输入设备数据准备好后，将给出就绪READY脉冲状态信号并送出八位并行数据。
请设计中断方式的输入接口电路，给出逻辑框图并说明数据输入过程。
13.某SRAM芯片有17地址线和4位数据线。
用这种芯片为32位字长的处理器构成1M×32比特的存储器，并采用模板快结构。
问：
①若每个模板为256K×32比特，共需几块板？
②每块板内共需多少片这样的芯片？
③所构成的存储器需用多少片这样的芯片？
④共需多少位地址线，各完成什么功能？
14.某DRAM芯片内部的存储单元为128×128结构。
该芯片每隔2ms至少要刷新一次，且刷新时通过顺序对所有128行的存储单元进行内部读操作和写操作实现的。
设存储器周期为500ns。
求其刷新的开销（也即进行刷新操作的时间所占的百分比）。
15.有一个2K×16位的双端口存储器，若①从左端口读出100号单元内容（FFFF）,同时从右端口向200号单元写入（FOFO）16；②从右端口向200号单元写入内容（FOFO）16，同时从左端口读出200号单元内容。
要求画出两种情况下的存储器数据写入示意图，并说明考虑什么问题？
16.设存储器容量为32字，字长64位，模板数m=4，分别用顺序方式和交叉方式进行组织。
存储周期T=200ns，数据总宽度为64位，总线传送周期t=50ns。
问顺序存储器和交叉存储器的带宽各是多少？
17.某计算机系统的内存储器由cache和主存构成，cache的存取周期为45ns，主存取周期为200ns。
已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存。
问：
①cache的命中率是多少？
②CPU访问内存的平均时间是多少纳秒？
③cache主存系统的效率是多少？
18.CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns，主存为250ns，求cache/主存系统的效率和平均访问时间。
19.某机字长16位，使用四片74181组成算术/逻辑运算单元，设最低位序号标注为第0位。
（1）写出第5位的进位信号C6的逻辑表达式；
（2）估算产生C6所需的最长时间；
（3）估计最长求和时间。
20.已知一浮点向量加法流水线由阶码比较、对阶、尾数相加和规格化四段流水构成，每个段所需的时间（包括缓冲寄存器时间）分别为30ns、25ns、55ns和50n，请画出该流水线的流水时空图，并计算其加速比。
21.①某总线在一个周期中进行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？
②如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，求总线带宽是多少？
③分析哪些因素影响带宽？
22.画出链式查询电路的逻辑结构图，并说明这种电路的工作过程。
23.指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器堆（WB）五个过程段，共有12条指令连续输入此流水线。
（1）画出流水处理的时空图，假设时钟周期100ns。
（2）求流水线的实际吞吐率（单位时间里执行完毕的指令数）。
（3）求流水处理器的加速比。
24.设某处理器具有五段指令流水线：
IF（去指令）、ID（指令译码及取操作数）、EXE（ALU执行）、MEM（存储器访问）和WB（结果寄存器写回）。
现由该处理器执行如下的指令序列：
（A）SUBR2,R1,R3;R2←R1-R3
（B）ANDR12,R2,R5;R12←R2+R5
（C）ORR13,R6,R2;R13←R6orR2
（D）ADDR14,R2,R2;R14←R2andR2
（E）ADDR15,R3,R2;R15←R3+R2
问：
（1）如果不对这些指令之间的数据相关性进行特殊处理而允许这些指令进入流水线，哪些指令将从未准备好数据的R2寄存器取到错误的操作数？
（2）假定采用将相关指令延迟到所需操作数被写回寄存器堆时执行的方式解决数据相关问题，那么处理器执行这五条指令需要占用多少时钟周期？
25.某32位机共有微操作控制信号52个，构成5个相斥类的微指令组，各组分别包含4个、5个、8个、15个和20个微指令。
已知可判断的外部条件有CY和ZF两个，微指令字长29位。
（1）给出采用断定方式的水平微型指令格式。
（2）控制存储器的容量应为多少位？
26.某机有8条微指令I1-I8，每条微指令所包含的微指令控制信号如表5.3所示。
表5.3
微指令
微指令信号
a
b
c
d
e
f
g
h
i
j
I1
√
√
√
√
√
I2
√
√
√
√
I3
√
√
I4
√
I5
√
√
√
√
I6
√
√
√
I7
√
√
√
I8
√
√
√
a-j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段为8位，请安排微指令的控制字段格式。
27．在流水处理中，把输入的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水处理具有更强大的数据吞吐能力。
请用定量分析法证明这个结论的正确性。
28.已知某机采用微程序控制方式，其控制存储器容量为512×48（位）。
微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示。
微指令字段
判断测试字段
下地址字段
←操作控制→
←顺序控制→
（1）微指令中的三个字段分别应为多少位？
（2）画出围绕这种微指令格式的微程序控制器逻辑框图。
29.某微机的指令格式如式下所示：
15109870
操作码
X
D
D：
位移量
X：
寻址特征位
X=00：
直接寻址；
X=01：
用变址寄存器X1进行变址；
X=10：
用变址寄存器X2进行变址；
X=11：
相对寻址
设（PC）=123H,（X1）=0037,（X2）=1122H（H代表十六进制数）,请确定下列指令的有效地址。
①4420H②2244H③1322H④3521H⑤6723H
30.有一存储器堆栈。
其栈底地址为300，且有a,b,c三个数据依次存放在堆栈中，a放在栈底。
CPU中有一硬件堆栈指示器SP，且用累加器A作为数据交换器。
试画出数据c出栈以前与出栈以后堆栈，SP与累加器A的状态。
31.有两位8421BCD码编码的十进制整数置于寄存器A中，可以通过一个加法器网络将其直接转换成二进制整数，试用半加器、全加器和与门电路绘出该加法器网络。
32.某加法器进位链小组信号为
低位来的进位信号为C0，请分别按下述两种方式写出
的逻辑表达式。
（1）串行进位方式；
（2）并行进位方式。
33.某机器字长16位，使用四片74181组成算术／逻辑运算单元，设最低位序列号标注为第0位。
（1）写出第五位的进位信号C的逻辑表达式；
（2）估算产生
所需要的最长时间；
（3）估算最长求和时间。
34.某机有累加器AC，乘商寄存器MQ，数据寄存器DR，用三个寄存器实现定点算术运算的配置关系如下：
加法：
AC+DR→AC
减法：
AC-DR→AC
乘法：
DR*NQ→AC,MQ
35.下表给出各存储器方案中，哪些是可成立的？
哪些是不可能的？
存储器名
地址寄存器长度
存储器单元数
每单元位长
A
10
1024
8
B
10
1024
12
C
9
1024
10
D
11
1024
10
E
10
10
1024
F
1024
10
10
36.设有一个具有14位地址和8位字长的存储器，问;
（1）该存储器能存储多少字节的信息？
（2）如果存储器由1K×1位RAM芯片组成，需要多少字节？
（3）需要地址多少位作芯片选择？
37.已知某8位机的主存采用半导体存储器，其地址码为18位，若使用4K×4位的静态RAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：
（1）若每个模块板位32K×8位，共需几个模块板？
（2）每个模块板内共有多少片RAM芯片？
（3）主存共需多少个RAM芯片？
CPU如何选择各模块板？
38.有一个16K×16的存储器，由1K×4位的动态RAM芯片构成（芯片内是64×64结构），试问：
（1）共需多少个RAM芯片？
（2）存储体的组成框图.
（3）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？
（4）如果采用集中刷新方式，存储器刷新一遍最少用多少读∕写周期？
四十间率是多少？
39.磁盘组有六片磁盘，每片有两个记录面，存储区域内径22cm,外径33cm，道密度40道∕cm，内层位密度400位∕cm,转速2400转每秒，问：
（1）共有多少个存储面可用？
（2）共有多少柱面？
（3）盘面总存储容量是多少？
（4）数据传输率是多少/
（5）如采用定长数据块记录格式，知直接寻址的最小单元是什么？
在寻址命令中如何表示磁盘地址？
（6）如果某文件长度超过了一个磁道的容量，应将它记录在同一个存储面上，还是记录在同一个柱面上？
40.某磁盘存储器转速300转每分，共有4个记录面，每毫米5道，每道记录信息为12288字节，最小磁道直径为230mm，共有275道，问：
（1）磁盘存储器的存储容量是多少?
（2）最高位密度与最低位密度是多少？
（3）磁盘数据传输速率是多少/
（4）平均等待时间是多少？
（5）给出一个磁盘地址格式方案。
41.下图所示为使用快表（页表）的虚实地址转换条件，快表存放在相关存储器中，其中容量为8个存储单元。
问：
（1）当CPU虚拟地址1去访问主存时，主存的实地址码是多少/
（2）当CPU按虚拟地址2去访问主存时，主存的实地址码是多少？
（3）当CPU按虚拟地址3去访问主存时，主存的实地址码是多少？
页号
该页在主存中的起始地址
33
42000
25
38000
7
96000
6
60000
4
40000
15
80000
5
50000
30
70000
虚拟地址页号页内地址
15
0324
1
7
0128
2
48
0516
3
42.有一存储器堆栈，其栈底地址为300，且有a,b,c三个数据依次存放在堆栈中，a放在栈底。
CPU中有一硬件堆栈指示器SP，且用累加器A作为数据交换器，试画出数据c出栈以前与出栈以后堆栈、SP与累加器A的状态。
43.已知某机采用微程序控制方式，其控制存储器容量为512×48（位）。
微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示：
微指令段
判别测试字段
下地址字段
→操作控制←→顺序控制←
（1）微指令中的三个字段分别应为多少位？
（2）画出围绕这种微指令格式的微程序控制逻辑框图。
44.分析常见的总线结构及其特点。
45.总线的同步控制与异步控制有什么区别？
比较他们的优缺点。
46.某CRT显示器可显示64种ASCII字符，每帧可显示64字×26排；每个字符字形采用7×8点阵，即横向7点，字间间隔1点，纵向8点，排间间隔6点；帧频50Hz,采取逐项扫瞄方式,问;
（1）缓存容量有多大？
（2）字符发生器（ROM）容量有多大?
（3）缓存中存放的是字符ASCII代码还是点阵代码？
（4）缓存地址与屏幕显示位置如何对应？
（5）设置哪些计数器以控制缓存访问与屏幕扫描之间的同步？
他们的分频关系如何？
47.把外围设备接入计算机系统，必须解决哪些基本问题？
通过什么手段解决这些问题？
48.现假设有六台微型机，其中一台用作人机接口处理机，一台用作数据库管理处理机，一台用作数据表生成处理机，三台用作传感器数据处理机，请画出基于环路型的数据采集系统框图。
49.DMA控制器主要由哪些部件组成，在数据交换过程中它应完成哪些功能？
画出DMA工作过程的流程图。
50.假设要把一台小型机和一台微型机连到公共的硬件系统上，小型机负责对硬件系统进行控制，而微型机则用来对硬件系统进行诊断，并验证它的工作是否正确无误。
微型机利用硬件系统里所设置的两个字向小型机报告它的诊断结果。
第一个字包含一组状态位，两台处理器都可以对这两个字进行读写；第二个字，微型机向小型机提供信息。
请提出一种方案，以便实现题目所要求的功能。
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