第6章 时序电路课堂第57节061030.docx
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第6章时序电路课堂第57节061030
6-5同步时序电路的分析
分析的步骤：
（1）写出各触发器的激励函数，及输出函数；
（2）求出存储器的输出方程，即触发器的状态方程；
（3）列出状态转换真值表或状态转换表；
（4）画出相应的状态转换图；
（5）视需要画出电路的输入、输出波形图；
（6）最后判断电路的逻辑功能，并评述其优缺点。
例6-9试分析图6—61所示由JK触发器构成的时序电路，列出其状态转换表和转换图，并说明其逻辑功能。
解：
（1）激励函数，及输出函数；
（2）求触发器的状态方程；
次态
（3）列出状态转换真值表；
Q3n
Q2n
Q1n
Q0n
Q3n+1
Q2n+1
Q1n+1
Q0n+1
0
0
0
0
0
1
1
1
1
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0
1
1
1
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0
0
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0
0
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0
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0
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0
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0
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0
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0
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1
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0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
现态
（4）画出相应的状态转换图；
无
用
状
态
例6-10试分析图6-63的时序电路系统，列出其状态转换表，画出状态转换图，并说明电路的逻辑功能。
在输入序列
X（t）＝010*********…的作用下，画出相应输出序列Z（t）的波形
解：
写出触发器的激励函数及电路的输出函数
状态转换真值表（文字型）
Q1nQ0n
Q1n+1Q0n+1∕Zn
X＝0
X＝1
00
01
10
11
00∕0
00∕0
00∕1
00∕0
01∕0
10∕0
10∕0
01∕0
状态转换真值表
X
Q1n
Q0n
Q1n+1
Q0n+1
Zn
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
0
0
结论：
此电路为110序列检测器
例6-11试分析如图并/串转换电路，说明其工作过程及变换周期。
解：
M0=1
若M1=d0=0，则右移
若M1=d0=1，则并行置数
例6-12试分析如图电路，列出状态转换表和状态图，以及波形图
解：
1．激励函数和输出函数
J1=X
K1=Q1n
Z=Q0nQ1nX
2．状态方程
3．真值表
4．状态图
5．波形图
6-6同步时序电路的设计
设计的步骤：
（1）输入、输出及状态变量设置；
（2）建立状态图：
原始状态图，简化状态图
（3）列出状态转换表或状态转换真值表；
（4）画出相应的状态转换图；
（5）状态分配：
2N-1（6）触发器选型，求激励函数及输出函数；
（7）画逻辑电路图；视需要画波形图
（8）检验自启动；
6-6-1状态图的建立和简化
例A：
试建立111序列检测器状态图，连续输入3个或3个以上的1，电路的输出为1，否则输出为0。
解：
①变量设置：
②初始状态的设置：
A表示输入了0的状态
③需要记忆的状态：
B表示输入一个1的状态
C表示输入两个1的状态
D表示输入三个1的状态；此时，输出为1
④状态图
⑤状态简化
例B：
试建立101序列检测器状态图，连续输入101时，电路输出为1，
否则输出为0。
解：
①变量设置
②初始状态的设置：
A表示输入了两个以上0的状态
③需要记忆的状态：
B表示输入一个1的状态
C表示输入了10的状态
D表示输入三个1的状态；此时，输出为1
④状态图
⑤状态简化
表6-6触发器激励表
现态
次态
D触发器
JK触发器
T触发器
RS触发器
Qn
Qn＋1
D
J
K
T
R
S
0
0
1
1
0
1
0
1
0
1
0
1
0
1
－
－
－
－
1
0
0
1
1
0
－
0
1
0
0
1
0
－
6-6-2电路设计
要点：
例6-16试设计1011序列检测电路
解1：
不可重叠编码情况
解2：
可重叠编码情况设计
卡诺图化简求：
Q1nQ0n
X
00
01
11
10
00
01
11
10
0
0
1
1
0
0
0
0
0
1
0
0
0
1
1
1
1
1
经对比求得：
画逻辑电路图
例6-17试用SSI设计一可变序列检测器，当控制变量X＝0时，电路能检测出序列Y中的“101”子序列；而当X＝1时，则检测“1001”子序列。
检测器输出为Z，且被检测序列不可重叠。
X
Y
Q1n
Q0n
Q1n+1
Q0n+1
Z
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
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1
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0
1
0
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1
0
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1
0
0
0
0
0
0
0
1
0
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
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0
1
1
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0
1
1
0
1
0
1
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0
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0
1
0
0
0
0
0
1
0
0
1
1
0
1
0
0
0
0
0
0
1
0
状态转换真值表
采用D触发器
D1＝Q1n+1
D0＝Q0n+1
逻辑电路图
例6-18试设计一个可变模同步分频器，当控制输入X＝0时，为5分频；X＝1时为7分频。
①状态图
③卡诺图
Q1Q0
XQ2
00
01
11
10
00
0
0
1
0
01
0
－
－
－
11
1
1
－
0
10
0
0
1
0
Q2n+1
00
0
1
0
1
01
0
－
－
－
11
0
1
0
10
0
1
0
1
Q1n+1
00
1
0
0
1
01
0
－
－
－
11
1
0
－
0
10
1
0
0
1
Q0n+1
②状态转换真值表
X
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
Z
0
0
0
0
0
0
0
0
0
0
0
0
1
1
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0
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－
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0
0
1
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－
－
1
1
1
1
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1
1
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0
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0
1
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0
0
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0
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1
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－
1
0
1
0
1
0
0
－
0
0
0
0
0
0
1
－
④逻辑电路图
一般时序电路设计总结
1、利用触发器设计
2、利用中规模集成触发器设计
3、利用中规模集成功能电路设计
6-7异步时序电路
6-7-1脉冲性异步时序电路
例6-20试分析图6-80所示脉冲性异步时序电路
1/1
异步时序电路分析和设计的特点：
1、系统级异步，分块同步
2、注意系统时钟的安排
3、触发器时钟的触发时刻和触发形式
6-7-2电平异步时序电路
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