模数转换器ADC0809应用原理.docx
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模数转换器ADC0809应用原理
AD0809应用原理一一很全面的资料
1.0809的芯片说明：
ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CMOS组件。
它是逐次逼近式A/D转换器，可以和单片机直接接口。
（1）
ADC0809的内部逻辑结构
由上图可知，ADC0809111-个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。
多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。
三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。
（2）
•引脚结构
IN0-IN7：
8条模拟量输入通道
ADC0809对输入模拟量要求：
信号单极性，电压范围是0—5V,若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路。
地址输入和控制线：
4条
ALE为地址锁存允许输入线，高电平有效。
当ALE线为高电平时，地址锁存与译码器将A,B,C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进转换器进行转换。
A,B和C为地址输入线，用于选通IN0-IN7±的一路模拟量输入。
通道选择表如下表所示。
C
B
A
选择的通道
0
0
0
IN0
0
0
1
IN1
0
1
0
IN2
0
1
1
IN3
1
0
0
IN4
1
0
1
IN5
1
1
0
IN6
1
1
IN7
数字量输出及控制线：
11条
ST为转换启动信号。
当ST±跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，ST应保持低电平。
EOC为转换结束信号。
当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。
OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。
OE=1,输出转换得到的数据；OE=0,输出数据线呈高阻状态。
D7-D0为数字量输出线。
CLK为时钟输入信号线。
因ADC0809的内部没有时钟电路，所需时钟信号必须山外界提供，通常使用频率为500KHZ,
VREF（+）,VREF（-）为参考电压输入。
2.ADC0809应用说明
（1）.ADC0809内部带有输出锁存器，可以与AT89S51单片机直接相连。
（2）.初始化时，使ST和OE信号全为低电平。
（3）.送要转换的哪一通道的地址到A,B,C端口上。
（4）.在ST端给出一个至少有100ns宽的正脉冲信号。
（5）.是否转换完毕，我们根据EOC信号来判断。
（6）.当EOC变为高电平时，这时给OE为高电平，转换的数据就输出给单片机
JO
3.实验任务
如下图所示，从ADC0809的通道IN3输入0—5V之间的模拟量，通过ADC0809转换成数字量在数码管上以十进制形成显示出来。
ADC0809的VREF接+5V电压。
4.电路原理图
MOVB,#100
DIVAB
MOV33H,A
MOVA,B
MOVB,#10
DIVAB
MOV34H,A
MOV35H,B
SJMPWT
TOX:
NOP
MOVTHO,#（65536-4000）/256
MOVTLO,#（65536-4000）MOD256
MOVDPTR,#DPCD
MOVA,DPCNT
ADDA,#DPBUF
MOVR0,A
MOVA,@R0
MOVCA,@A+DPTR
MOVP1,A
MOVDPTR,#DPBT
MOVA,DPCNT
MOVCA,@A+DPTR
MOVP2,A
INCDPCNT
MOVA,DPCNT
CJNEA,#8,NEXT
MOVDPCNT,#00H
NEXT:
RETI
DPCD:
DB3FH,06H,5BH,4FH,66H
DB6DH,7DH,07H,7FH,6FH,00H
DPBT:
DB0FEH,0FDH,0FBH,0F7H
DB0EFH,0DFH,0BFH,07FH
END
2）C语言源程序
#inelude
unsignedcharcodedispbitcode[]={0xfe,0xfd,0xfb,0xf7,
0xef,0xdf,0xbf,0x7f};
unsignedcharcodedispcode[]={0x3f,0x06,0x5b,0x4f,0x66,
0x6d,0x7d,0x07,0x7f,0x6f,0x00};
unsignedchardispbuf[8]={10,10,10,10,10,0,0,0};unsignedchardispcount;
sbitST=MP3"A0;
sbitOE=MP3,，A1;
sbitEOC="P3'，A2;
unsignedcharchannel=M0xbcH;//IN3
unsignedchargetdata;
voidmain（void）
{
TMOD=0x01;
TH0=（65536-4000）/256;
TL0=（65536-4000）%256;
TR0=1;
ET0=1;
EA=1;
P3=channel;
while
（1）
{
ST=0;
ST=1;
ST=0;
while（EOC==0）;
OE=1;
getdata=PO;
OE=0;
dispbuf[2]=getdata/100;
getdata=getdata%10;
dispbuf[1]=getdata/10;
dispbuf[0]=getdata%10;
}
}
voidtO（void）interrupt1using0
{
TH0=（65536-4000）/256;
TL0=（65536-4000）%256;
P1=dispcode[dispbuf[dispcount]];
P2=dispbitcode[dispcount];
dispcount++;iffdispcount==8）{
dispcount=0;
3）FPGA实现的程序：
（verilog）
moduleAD0809（clk,〃脉宽（至少100ns）
rst_n,
EOC,〃约lOOus后EOC变为高电平转换结束
START,〃启动信号，上升沿有效（至少100ns）
OE,〃高电平打开三态缓冲器输出转换数据
ALE,〃高电平有效，选择信道口
ADDA,//因为ADDB,ADDC都接地了，这里只有ADDA为变量DATA,//〃转换数据
DATA_R）;
outputSTARTOE,ALE,ADDA;
inputEOC,clk,rst_n;
input[7:
0]DATA;
output[7:
0]DATA_R:
regSTART,OE,ALE,ADDA;
reg[7:
0]DATA_R;
reg[4:
0]CS,NS;
parameterIDLE=5"b00001,START_H=5,,b00010,START_L=5nb00100,
CHECK_END=5nb01000.GET_DATA=5Hb10000;
always@（*）
case（CS）
IDLE:
NS=START_H;
START_H:
NS二START_L;
START_L:
NS=CHECK_END;
CHECK_END:
if（EOC）
NS=GET_DATA;
else
NS=CHECK_END;
GET_DATA:
NS=IDLE;
default:
NS=IDLE;
endcasealways@（posedgeelk）
if（!
rst_n）
CS<=IDLE;
else
CSv二NS;
always@（posedgeelk）
case（NS）
IDLE:
begin
OE<=0;
START<=0;
ALE<=O;ADDA<=1;
end
START_H:
begin
OE<=0;
START<=1;〃产生启动信号
ALEv=l：
ADDAv=l;〃选择信道口IN0end
START.L:
begin
OE<=0;
START<=0;
ALE<=1;//启动信号脉宽要足够长,在启动的时候ALE要一直有效
end
CHECK_END:
begin
OE<=0;
START<=0;
ALEv=O;
end
GET_DATA:
begin
OE<=1;〃高电平打开三态缓冲器输出转换数据
DATA_Rv二DATA;//提取转换数据
START<=0;
ALE<=0;
end
default:
begin
OE<=0;
START<=0;
ALE<=0;ADDA<=0;
end
endcase
endmodule
4）FPGA实现的程序:
（VHDL）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYAD0809IS
PORT（D:
INSTD_LOGIC_VECTOR（7DOWNTO0）;CLK,EOC:
INSTD_LO
GIC;
CLOCKJNSTD_LOGIC;
ALE,START,OE丄OCKO:
OUTSTD_LOGIC;
DOUT:
OUTSTD_LOGIC_VECTOR（6DOWNTO0）;
SEL:
OUTSTD_LOGIC_VECTOR（2DOWNTO0））;
ENDAD0809;
ARCHITECTUREbehavOFAD0809IS
TYPEstatesIS（stO,st1,st2,st3,st4）;
SIGNALcurrent_state,next_state:
states:
=stO;
SIGNALREGL:
STD_LOGIC_VECTOR（7DOWNTO0）;
SIGNALLOCK:
STD_LOGIC;
SIGNALCNT1:
STD_LOGIC_VECTOR（0DOWNTO0）;
SIGNALAINTEGERRANGE0TO1;
SIGNALLOWDATA:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALHIGHDATA:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALLOWLED7S:
STD_LOGIC_VECTOR（6DOWNTO0）;
SIGNALHIGHLED7S:
STD_LOGIC_VECTOR（6DOWNTO0）;BEGIN
LOCKO<=LOCK;
PROCESS（REGL）
BEGIN
LOWDATA<=REGL（3DOWNTO0）;
HIGHDATAv=REGL（7DOWNTO4）;
CASELOWDATAIS
WHEN"0000”=>LOWLED7S<=H0111111H;
WHEN"0001”=>LOWLED7S<=H0000110";
WHEN"0010”=>LOWLED7S<=H1011011"；
WHEN"0011"=>LOWLED7S<=*'1001111";
WHEN”0100”=>LOWLED7S<=H1100110"；
WHEN"0101”=>LOWLED7S<="1
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