模数转换器ADC0809应用原理.docx

1、模数转换器ADC0809应用原理AD0809应用原理一一很全面的资料1.0809的芯片说明：ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的C MOS组件。它是逐次逼近式A/D转换器，可以和单片机直接接口。(1)ADC0809的内部逻辑结构由上图可知，ADC0809 111-个8路模拟开关、一个地址锁存与译码器、一个A/D转 换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分 时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当 OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。(2)引脚结构IN0-IN7

2、： 8条模拟量输入通道ADC0809对输入模拟量要求：信号单极性，电压范围是0 5V,若信号太小，必 须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需 在输入前增加采样保持电路。地址输入和控制线：4条ALE为地址锁存允许输入线，高电平有效。当ALE线为高电平时，地址锁存 与译码器将A, B, C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟 量进转换器进行转换。A, B和C为地址输入线，用于选通IN0-IN7的一路模拟量 输入。通道选择表如下表所示。CBA选择的 通道000IN0001IN1010IN2011IN3100IN4101IN5110IN611IN

3、7数字量输出及控制线：11条ST为转换启动信号。当ST跳沿时，所有内部寄存器清零；下跳沿时，开始进行A /D转换；在转换期间，ST应保持低电平。EOC为转换结束信号。当EOC为高电平 时，表明转换结束；否则，表明正在进行A/D转换。OE为输出允许信号，用于控制 三条输出锁存器向单片机输出转换得到的数据。OE = 1,输出转换得到的数据；OE =0,输出数据线呈高阻状态。D7-D0为数字量输出线。CLK为时钟输入信号线。因ADC0809的内部没有时钟电路，所需时钟信号必须山外 界提供，通常使用频率为500KHZ,VREF （ + ） , VREF （-）为参考电压输入。2.ADC0809应用说明

4、（1） . ADC0809内部带有输出锁存器，可以与AT89S51单片机直接相连。（2） .初始化时，使ST和OE信号全为低电平。（3） .送要转换的哪一通道的地址到A, B, C端口上。（4） .在ST端给出一个至少有100ns宽的正脉冲信号。（5） .是否转换完毕，我们根据EOC信号来判断。（6） .当EOC变为高电平时，这时给OE为高电平，转换的数据就输出给单片机J O3.实验任务如下图所示，从ADC0809的通道IN3输入05V之间的模拟量，通过ADC0809转 换成数字量在数码管上以十进制形成显示出来。ADC0809的VREF接+5V电压。4.电路原理图MOV B,#100DIV A

5、BMOV 33H,AMOV A,BMOV B,#10DIV ABMOV 34H,AMOV 35H,BSJMP WTTOX: NOPMOV THO,#(65536-4000)/256MOV TLO,#(65536-4000) MOD 256MOV DPTR,#DPCDMOV A,DPCNTADD A,#DPBUFMOV R0,AMOV A,R0MOVC A,A+DPTRMOV P1,AMOV DPTR,#DPBTMOV A,DPCNTMOVC A,A+DPTRMOV P2,AINC DPCNTMOV A,DPCNTCJNE A,#8,NEXTMOV DPCNT,#00HNEXT: RETIDPC

6、D: DB 3FH,06H,5BH,4FH,66HDB 6DH,7DH,07H,7FH,6FH,00HDPBT: DB 0FEH,0FDH,0FBH,0F7HDB 0EFH,0DFH,0BFH,07FHEND2)C语言源程序#in eludeunsigned char code dispbitcode=0xfe,0xfd,0xfb,0xf7,0xef,0xdf,0xbf,0x7f;unsigned char code dispcode=0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f,0x00;unsigned char dispbuf8=10

7、,10,10,10,10,0,0,0; unsigned char dispcount;sbit ST=MP3A0;sbit OE=MP3,，A1;sbit EOC=P3，A2;unsigned char channel=M0xbcH;/IN3unsigned char getdata;void main(void)TMOD=0x01;TH0=(65536-4000)/256;TL0=(65536-4000)%256;TR0=1;ET0=1;EA=1;P3=channel;while(1)ST=0;ST=1;ST=0;while(EOC=0);OE=1;getdata=PO;OE=0;disp

8、buf2=getdata/100;getdata=getdata%10;dispbuf1 =getdata/10;dispbuf0=getdata%10;void tO(void) interrupt 1 using 0TH0=(65536-4000)/256;TL0=(65536-4000)%256;P1 =dispcodedispbufdispco unt;P2=dispbitcodedispcount;dispco un t+; iffdispco unt=8) dispco unt=0;3)FPGA 实现的程序：(verilog)module AD0809(clk, 脉宽(至少 100

9、ns)rst_n,EOC, 约lOOus后EOC变为高电平转换结束START, 启动信号，上升沿有效（至少100ns）OE, 高电平打开三态缓冲器输出转换数据ALE, 高电平有效，选择信道口ADDA,/因为ADDB,ADDC都接地了，这里只有ADDA为变量 DATA,/ 转换数据DATA_R）;output STARTOE,ALE, ADDA;input EOC,clk,rst_n;input7:0 DATA;output7:0 DATA_R:reg START,OE, ALE, ADDA;reg7:0 DATA_R;reg4:0 CS,NS;parameter IDLE=5b00001 ,S

10、TART_H=5,b00010,START_L=5nb00100,CHECK_END=5nb01000.GET_DATA=5Hb 10000;always (*)case(CS)IDLE:NS=START_H;START_H:NS二START_L;START_L:NS=CHECK_END;CHECK_END: if(EOC)NS=GET_DATA;elseNS=CHECK_END;GET_DATA:NS=IDLE;default:NS=IDLE;endcase always (posedge elk)if(!rst_n)CS=IDLE;elseCSv 二 NS;always (posedge

11、elk)case(NS)IDLE:beginOE=0;START=0;ALE=O;ADDA=1;endSTART_H:beginOE=0;START=1; 产生启动信号ALEv=l：ADDAv=l;选择信道口 IN0 endSTART.L:beginOE=0;START=0;ALE=1;/启动信号脉宽要足够长,在启动的时候ALE要一直有效endCHECK_END:beginOE=0;START=0;ALEv=O;endGET_DATA:beginOE=1; 高电平打开三态缓冲器输出转换数据DATA_Rv二DATA;/提取转换数据START=0;ALE=0;enddefault:beginOE=

12、0;START=0;ALE=0;ADDA=0;endendcaseendmodule4)FPGA实现的程序:(VHDL)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AD0809 ISPORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,EOC: IN STD_LOGIC;CLOCKJN STD_LOGIC;ALE,START,OE丄OCKO: OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0

13、);SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END AD0809;ARCHITECTURE behav OF AD0809 ISTYPE states IS (stO,st1 ,st2,st3,st4);SIGNAL current_state,next_state:states:=stO;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;SIGNAL CNT1:STD_LOGIC_VECTOR(0 DOWNTO 0);SIGNAL A INTEGER RANGE 0 TO 1;SIGNAL LOWDATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HIGHDATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LOWLED7S:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL HIGHLED7S:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGINLOCKO=LOCK;PROCESS(REGL)BEGINLOWDATA LOWLED7S LOWLED7S LOWLED7S LOWLED7S LOWLED7S LOWLED7S=1