整理的EDA.docx
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整理的EDA
选择题：
1.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：
_________D
A．A．①②③④B.②①④③C．④③②①D．②④③①
2.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：
__________B
A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计
B．原理图输入设计方法一般是一种自底向上的设计方法
C．原理图输入设计方法无法对电路进行功能描述
D．原理图输入设计方法不适合进行层次化设计
3.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：
_______D
A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
4.不完整的IF语句，其综合结果可实现________。
A
A．A.时序逻辑电路B.组合逻辑电路
B．C.双向电路D.三态控制电路
5.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B
A．①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
6.A.①③⑤B.②③④
7.C.②⑤⑥D.①④⑥
8.下列标识符中，__________是不合法的标识符。
B
9.A.State0B.9moonC.Not_Ack_0D.signall以字母开头
10.下列4个VHDL标识符中正确的是：
______D
A．A．10#128#
B．B．16#E#E1
C．C．74HC124
D．X_16
11.下列语句中，不属于并行语句的是：
_______B
A．进程语句
B．CASE语句
C．元件例化语句
D．WHEN…ELSE…语句
12.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
D
A.idata<=“00001111”;
B.idata<=b”0000_1111”;
C.idata<=X”AB”;
D.idata<=B”21”;
13.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
14.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__C___
A.ROMB.CPLDC.FPGAD.GAL
1.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：
___D__
A.A.CPLD是基于查找表结构的可编程逻辑器件乘积项结构：
B.B.CPLD即是现场可编程逻辑器件的英文简称复杂可编程逻辑器件
C.C.早期的CPLD是从FPGA的结构扩展而来
D.D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构
2.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；LUT结构
B.FPGA是全称为复杂可编程逻辑器件；现场可编程门阵列
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
3.下列是EDA技术应用时涉及的步骤：
A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合
A.请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：
B.A→___F___→___B__→____C___→D→___E____
4.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
A.FPGA基于____A_____
B.CPLD基于____B_____
5.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
A.对于A.FPGAB.CPLD两类器件：
B.一位热码状态机编码方式适合于____A____器件；
C.顺序编码状态机编码方式适合于____B____器件；
6.下列优化方法中那两种是速度优化方法：
____B__、__D__
A.A.资源共享B.流水线C.串行化D.关键路径优化
i.单项选择题：
7.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
A.D.综合是纯软件的转换过程，与器件硬件结构无关；
8.嵌套的IF语句，其综合结果可实现___D___。
A.条件相与的逻辑
B.条件相或的逻辑
C.条件相异或的逻辑
D.三态控制电路
9.一个项目的输入输出端口是定义在（ A）1-5ACDCD6-10CCACA
A.实体中；.B.结构体中；C.任何位置；D.进程中。
10.2.MAXPLUS2中编译VHDL源程序时要求（ C ）
A.文件名和实体可以不同名；B.文件名和实体名无关；
B.文件名和实体名要相同；D.不确定。
11.3.VHDL语言中变量定义的位置是（ D）
A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。
12.4.可以不必声明而直接引用的数据类型是（ C）
A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY。
13.5.MAXPLUS2不支持的输入方式是（ D）
A.A 文本输入；.B.原理图输入；C.波形输入；D.矢量输入。
14.6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C）
A.FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；
B.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
C.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
15.7.下面不属于顺序语句的是（ C）
A.IF语句；B. LOOP语句；C.PROCESS语句；D.CASE语句。
16.8.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（ A）
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
17.9.进程中的信号赋值语句，其信号更新是（ C）
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
18.10.嵌套使用IF语句，其综合结果可实现：
（ A）
A.带优先级且条件相与的逻辑电路；
B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
EDA名词解释：
1.ASIC专用集成电路
2.FPGA现场可编程门阵列
3.RTL寄存器传输级
4.JTAG联合测试行动小组
5.EAB嵌入式阵列块
6.CPLD复杂可编程逻辑器件
7.EDA电子设计自动化
8.IP知识产权核
9.SOC单芯片系统
10.FSM有限状态机LPM参数可设置模块库
简要解释JTAG，指出JTAG的用途
JTAG，jointtestactiongroup，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。
VHDL程序填空：
1.以下程序是一个BCD码表示0～99计数器的VHDL描述，试补充完整。
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt100bis
port（clk,rst,en:
instd_logic;
cq:
outstd_logic_vector（7downto0）;--计数输出
cout:
outstd_logic）;--进位输出
endentitycnt100b;
architecturebhvofcnt100bis
begin
process（clk,rst,en）
variablecqi:
std_logic_vector（7downto0）;
begin
ifrst='1'then
cqi:
=（others=>‘0’）;--计数器清零复位
else
ifclk’eventandclk=‘1’then--上升沿判断
ifen='1'then
ifcqi（3downto0）<"1001"then--比较低4位
cqi:
=cqi+1;--计数加1
else
ifcqi（7downto4）<"1001"then--比较高4位
cqi:
=cqi+16;
else
cqi:
=（others=>'0'）;
endif;
cqi（3downto0）:
=“0000”;--低4位清零
endif;
endif;
endif;
endif;
ifcqi=“10011001”then--判断进位输出
cout<='1';
else
cout<='0';
endif;
cq<=cqi;
endprocess;
endarchitecturebhv;_
2.下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
--N-bitUpCounterwithLoad,CountEnable,and
--AsynchronousReset
libraryieee;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_unsigned.all;
useIEEE.std_logic_arith.all;
entitycounter_nis
generic（width:
integer:
=8）;
port（data:
instd_logic_vector（width-1downto0）;
load,en,clk,rst:
instd_logic;
q:
outstd_logic_vector（width-1downto0））;
endcounter_n;
architecturebehaveofcounter_nis
signalcount:
std_logic_vector（width-1downto0）;
begin
process（clk,rst）
begin
ifrst='1'then
count<=（others=>‘0’）;――清零
elsifclk’eventandclk=‘1’then――边沿检测
ifload='1'then
count<=data;
elsifen='1'then
count<=count+1;
endif;
endif;
endprocess;
q<=count;
endbehave;
_
3.
VHDL程序改错：
1.仔细阅读下列程序，回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYMOORE1IS--3
PORT（DATAIN:
INSTD_LOGIC_VECTOR（1DOWNTO0）;--4
CLK,RST:
INSTD_LOGIC;--5
Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;--6
ENDMOORE1;--7
ARCHITECTUREBEHAVOFMOORE1IS--8
SIGNALST_TYPEIS（ST0,ST1,ST2,ST3,ST4）;--9
SIGNALC_ST:
ST_TYPE;--10
BEGIN--11
PROCESS（CLK,RST）--12
BEGIN--13
IFRST='1'THENC_ST<=ST0;Q<="0000";--14
ELSIFCLK'EVENTANDCLK='1'THEN--15
CASEC_STIS--16
WHENST0=>IFDATAIN="10"THENC_ST<=ST1;--17
ELSEC_ST<=ST0;--18
ENDIF;Q<="1001";--19
WHENST1=>IFDATAIN="11"THENC_ST<=ST2;--20
ELSEC_ST<=ST1;--21
ENDIF;Q<="0101";--22
WHENST2=>IFDATAIN="01"THENC_ST<=ST3;--23
ELSEC_ST<=ST0;--24
ENDIF;Q<="1100";--25
WHENST3=>IFDATAIN="00"THENC_ST<=ST4;--26
ELSEC_ST<=ST2;--27
ENDIF;Q<="0010";--28
WHENST4=>IFDATAIN="11"THENC_ST<=ST0;--29
ELSEC_ST<=ST3;--30
ENDIF;Q<="1001";--31
ENDCASE;--32
ENDIF;--33
ENDPROCESS;--34
ENDBEHAV;--35_
1．在程序中存在两处错误，试指出，并说明理由：
在QuartusII中编译时，其中一个提示的错误为：
Error（Line9）:
VHDLsyntaxerroratMOORE1.vhd（9）neartext"IS";expecting":
",or","_
第9行，状态机数据类型声明错误，关键字应为TYPE
第32行，case语句缺少whenothers处理异常状态情况
2．修改相应行的程序（如果是缺少语句请指出大致的行数）：
错误1行号：
9程序改为：
SIGNAL改为TYPE
错误2行号：
32程序改为：
之前添加一句whenothers=>c_st<=st0;
2.仔细阅读下列程序，回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS（CLK,A）--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS（TMP）--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000110";--21
WHEN"0010"=>LED7S<="1011011";--22
WHEN"0011"=>LED7S<="1001111";--23
WHEN"0100"=>LED7S<="1100110";--24
WHEN"0101"=>LED7S<="1101101";--25
WHEN"0110"=>LED7S<="1111101";--26
WHEN"0111"=>LED7S<="0000111";--27
WHEN"1000"=>LED7S<="1111111";--28
WHEN"1001"=>LED7S<="1101111";--29
ENDCASE;--30
ENDPROCESS;--31
ENDone;_
1．在程序中存在两处错误，试指出，并说明理由：
在MAX+PlusII中编译时，提示的错误为：
Error:
Line14:
Filef:
\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:
Typeerror:
typeinwaveformelementmustbe"std_ulogic"
Error:
Line19:
Filef:
\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:
VHDLsyntaxerror:
expectedchoicesincasestatement_
14行，TMP和A矢量位宽不一致
19行，CASE语句缺少WHENOTHERS语句处理剩余条件
2．修改相应行的程序（如果是缺少语句请指出大致的行数）：
错误1行号：
9程序改为：
SIGNALTMP:
STD_LOGIC_VECTOR（3DOWNTO0）;
错误2行号：
29程序改为：
这行后添加whenothers=>null;
3.
阅读下列VHDL程序，画出相应ＲＴＬ图：
1.
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRISIS
PORT（CONTROL:
INSTD_LOGIC;
INN:
INSTD_LOGIC;
Q:
INOUTSTD_LOGIC;
Y:
OUTSTD_LOGIC）;
ENDTRIS;
ARCHITECTUREONEOFTRISIS
BEGIN
PROCESS（CONTROL,INN,Q）
BEGIN
IF（CONTROL='0'）THEN
Y<=Q;
Q<='Z';
ELSE
Q<=INN;
Y<='Z';
ENDIF;
ENDPROCESS;
ENDONE;_
2.
写VHDL程序：
1.试描述一个带进位输入、输出的8位全加器
端口：
A、B为加数，CIN为进位输入，S为加和，COUT为进位输出
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYADDER8IS
PORT（A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
CIN:
INSTD_LOGIC;
COUT:
OUTSTD_LOGIC;
S:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDADDER8;
ARCHITECTUREONEOFADDER8IS
SIGNAL
升级会员 