整理的EDA.docx

1、整理的EDA选择题：1. 基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_ DA A B. C D2. 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_BA 原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B 原理图输入设计方法一般是一种自底向上的设计方法C 原理图输入设计方法无法对电路进行功能描述D 原理图输入设计方法不适合进行层次化设计3. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DA PROCESS为一无限循环语句B 敏感

2、信号发生更新时启动进程，执行完成后，等待下一次进程启动C 当前进程中声明的变量不可用于其他进程D 进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成4. 不完整的IF语句，其综合结果可实现_。AA A. 时序逻辑电路 B. 组合逻辑电路B C. 双向电路 D. 三态控制电路5. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_。BA 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法6. A. B. 7. C. D. 8. 下列标识符中，_是不合法的标识符。B9. A. State0 B. 9moon

3、 C. Not_Ack_0 D. signall 以字母开头10. 下列4个VHDL标识符中正确的是：_DA A10#128#B B16#E#E1C C74HC124D X_1611. 下列语句中，不属于并行语句的是：_BA 进程语句B CASE语句C 元件例化语句D WHENELSE语句12. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata 0); - 计数器清零复位 else

4、if clkevent and clk = 1 then - 上升沿判断 if en = 1 then if cqi(3 downto 0) 1001 then - 比较低4位 cqi := cqi + 1; - 计数加1 else if cqi(7 downto 4) 0); end if; cqi (3 downto 0) := “0000”; - 低4位清零 end if; end if; end if; end if; if cqi = “10011001” then - 判断进位输出 cout = 1; else cout = 0; end if; cq = cqi; end pro

5、cess;end architecture bhv;_2. 下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n is generic (width : integer := 8); port(data : i

6、n std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave of counter_n is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst = 1 then count 0); 清零 elsif clkevent and

7、clk = 1 then 边沿检测 if load = 1 then count = data; elsif en = 1 then count = count + 1; end if; end if; end process; q = count; end behave;_3. VHDL程序改错：1.仔细阅读下列程序，回答问题LIBRARY IEEE; - 1USE IEEE.STD_LOGIC_1164.ALL; - 2ENTITY MOORE1 IS - 3 PORT ( DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 4 CLK, RST: IN

8、 STD_LOGIC; - 5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); - 6END MOORE1; - 7ARCHITECTURE BEHAV OF MOORE1 IS - 8 SIGNAL ST_TYPE IS (ST0, ST1, ST2, ST3, ST4); - 9 SIGNAL C_ST : ST_TYPE; - 10BEGIN - 11 PROCESS (CLK, RST) - 12 BEGIN - 13 IF RST = 1 THEN C_ST = ST0; Q IF DATAIN = 10 THEN C_ST = ST1; - 17 E

9、LSE C_ST = ST0; - 18 END IF; Q IF DATAIN = 11 THEN C_ST = ST2; - 20 ELSE C_ST = ST1; - 21 END IF; Q IF DATAIN = 01 THEN C_ST = ST3; - 23 ELSE C_ST = ST0; - 24 END IF; Q IF DATAIN = 00 THEN C_ST = ST4; - 26 ELSE C_ST = ST2; - 27 END IF; Q IF DATAIN = 11 THEN C_ST = ST0; - 29 ELSE C_ST = ST3; - 30 END

10、 IF; Q c_st = st0;2. 仔细阅读下列程序，回答问题LIBRARY IEEE; - 1USE IEEE.STD_LOGIC_1164.ALL; - 2ENTITY LED7SEG IS - 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4 CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); - 6END LED7SEG; - 7ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9B

11、EGIN - 10 SYNC : PROCESS(CLK, A) - 11 BEGIN - 12 IF CLKEVENT AND CLK = 1 THEN - 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S null;3. 阅读下列VHDL程序，画出相应图：1.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS IS PORT ( CONTROL : IN STD_LOGIC; INN : IN STD_LOGIC; Q : INOUT STD_LOGIC

12、; Y : OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGIN PROCESS (CONTROL, INN, Q) BEGIN IF (CONTROL = 0) THEN Y = Q; Q = Z; ELSE Q = INN; Y = Z; END IF; END PROCESS;END ONE;_2. 写VHDL程序：1. 试描述一个带进位输入、输出的8位全加器 端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 IS PORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0); CIN : IN STD_LOGIC; COUT : OUT STD_LOGIC; S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 IS SIGNAL