基于verilog的串口通信实验指导和源程序.docx
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基于verilog的串口通信实验指导和源程序
自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。
PS1:
最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试；
PS2：
代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成工具里面，就很清晰的显示代码和注释了。
第一部分：
实验原理
串行通信要求的传输线少，可靠性高，传输距离远，被广泛应用于计算机和外设的数据交换。
通常都由通用异步收发器（UART）来实现串口通信的功能。
在实际应用中，往往只需要UART的几个主要功能，专用的接口芯片会造成资源浪费和成本提高。
随着FPGA/CPLD的飞速发展与其在现代电子设计中的广泛应用，FPGA/CPLD功能强大、开发过程投资小、周期短、可反复编程、保密性好等特点也越来越明显。
因此可以充分利用其资源，在芯片上集成UART功能模块，从而简化了电路、缩小了体积、提高了可靠性，而且设计时的灵活性更大，周期更短。
UART简介
UART（UniversalAsynchronousReceiverTransmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。
常常用于短距离、低速、低成本的通讯中。
8250、8251、NS16450等芯片都是常见的UART器件。
基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。
TXD是UART发送端，为输出；RXD是UART接收端，为输入。
UART的基本特点是：
（1）在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。
在发送器空闲时，数据线应该保持在逻辑高电平状态。
（2）起始位（StartBit）：
发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。
（3）数据位（DataBits）：
起始位之后就是传送数据位。
数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。
（4）校验位（parityBit）：
可以认为是一个特殊的数据位。
校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。
在使用中，该位常常取消。
（5）停止位：
停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。
（6）位时间：
即每个位的时间宽度。
起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。
（7）帧：
从起始位开始到停止位结束的时间间隔称之为一帧。
（8）波特率：
UART的传送速率，用于说明数据传送的快慢。
在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。
如波特率9600=9600bps（位/秒）。
UART的数据帧格式为：
START
D0
D1
D2
D3
D4
D5
D6
D7
P
STOP
起始位
数据位
校验位
停止位
FPGAUART系统组成：
如下图所示，FPGAUART由三个子模块组成：
波特率发生器；接收模块；发送模块；
模块设计：
系统由四部部分组成：
顶层模块；波特率发生器；UART接收器；UART发送器
顶层模块
异步收发器的顶层模块由波特率发生器、UART接收器和UART发送器构成。
UART发送器的用途是将准备输出的并行数据按照基本UART帧格式转为TXD信号串行输出。
UART接收器接收RXD串行信号，并将其转化为并行数据。
波特率发生器就是专门产生一个远远高于波特率的本地时钟信号对输入RXD不断采样，使接收器与发送器保持同步。
波特率发生器
波特率发生器实际上就是一个分频器。
可以根据给定的系统时钟频率（晶振时钟）和要求的波特率算出波特率分频因子，算出的波特率分频因子作为分频器的分频数。
波特率分频因子可以根据不同的应用需要更改。
波特率发生器模块主要用于产生接收模块和发送模块的时钟频率，其实质就是一个分频器，可以根据给定的系统时钟频率和要求的波特率算出波特率分频因子，作为分频器的分频数。
波特率发生器产生的时钟频率CLK16X不是波特率时钟频率CLK，而是波特率时钟频率CLK的16倍。
UART在发送或接收数据时，使用的时钟信号频率f是波特率（b=9600b/s）的16倍，由外部系统时钟进行16分频得到。
UART每16个波特时钟发送或接收一个二进制位，设计中采用的晶振频率c=25MHz，那么波特率发生器输出的时钟信号周期为：
UART接收器
由于串行数据帧和接收时钟是异步的，由逻辑1转为逻辑0可以被视为一个数据帧的起始位。
然而，为了避免毛刺影响，能够得到正确的起始位信号，必须要求接收到的起始位在波特率时钟采样的过程中至少有一半都是属于逻辑0才可认定接收到的是起始位。
由于内部采样时钟bclk周期（由波特率发生器产生）是发送或接收波特率时钟频率的16倍，所以起始位需要至少8个连续bclk周期的逻辑0被接收到，才认为起始位接收到，接着数据位和奇偶校验位将每隔16个bclk周期被采样一次（即每一个波特率时钟被采样一次）。
如果起始位的确是16个bclk周期长，那么接下来的数据将在每个位的中点处被采样。
UART接收器的接收状态机
接收状态机一共有5个状态：
R_START（等待起始位）；R_CENTER（求中点）；
R_WAIT（等待采样）；R_SAMPLE（采样）；R_STOP（停止位接收）。
R_START状态
当UART接收器复位后，接收状态机将处于这一个状态。
在此状态，状态机一直在等待RXD的电平跳转，从逻辑1变为逻辑0，即起始位，这意味着新的一帧UART数据帧的开始，一旦起始位被确定，状态机将转入R_CENTER状态。
状态图中的RXD_SYNC信号是RXD的同步信号，因为在进行逻辑1或逻辑0判断时，不希望检测的信号是不稳定的，所以不直接检测RXD信号，而是检测经过同步后的RXD_SYNC信号。
R_CENTER状态
对于异步串行信号，为了使每一次都检测到正确的位信号，而且在较后的数据位检测时累计误差较小，显然在每位的中点检测是最为理想的。
在本状态，就是由起始位求出每位的中点，通过对bclk的个数进行计数（RCNT16），但计数值不是想当然的“1000”，要考虑经过一个状态，也即经过了一个bclk周期，所希望得到的是在采样时1/2位。
另外，可能在R_START状态检测到的起始位不是真正的起始位，可能是一个偶然出现的干扰尖脉冲（负脉冲）。
这种干扰脉冲的周期是很短的，所以可以认为保持逻辑0超过1/4个位时间的信号一定是起始位。
R_WAIT状态
当状态机处于这一状态，等待计满15个bclk，在第16个bclk是进入R_SAMPLE状态进行数据位的采样检测，同时也判断是否采集的数据位长度已达到数据帧的长度（FRAMELEN），如果到来，就说明停止位来临了。
FRAMELEN在设计时是可更改的（使用了Generic），在本设计中默认为8，即对应的UART工作在8位数据位、无校验位格式。
R_SAMPLE状态
即数据位采样检测，完成后无条件状态机转入R_WAIT状态，等待下次数据位的到来。
R_STOP状态
无论停止位是1还是1.5位，或是2位，状态机在R_STOP不具体检测RXD，只是输出帧接收完毕信号（REC_DONE<=‘1’），停止位后状态机转回到R_START状态，等待下一个帧的起始位。
补充：
接收模块的作用是把收到的串行数据转换成并行数据进行输出，并判断收到的数据是否有错。
接收模块的引脚如图4所示，各引脚功能见表2。
接收器进入准备接收数据状态，不断监视串行输入线RXD端，如果出现低电平，立刻启动起始位检测电路进行确认，一旦确认为接收到正确的起始位，则以波特率作为采样时钟，对每个数据位的中间位置采样一次，并把采样到的信息以移位方式送人接收移位寄存器RSR。
接收到一帧数据位后，把串行数据转化成并行数据，并进行奇偶校验、停止位、中止态的检查。
接收完毕后，DAT_READ置1。
接收模块功能仿真
接收模块功能仿真结果如图5所示。
二进制数11101010从引脚RXD串行输入，接收器先要捕捉起始位，在RDN信号为0条件下，启动接收程序，计数器开始计数，数据从RXD[7..0]串行输入，由接收移位寄存器RSR[7..0]逐位移位接收，并在接收完成时传送给接收缓冲寄存器RBR[7..0]，最后接收缓冲寄存器RBR[7..0]将接收的数据传送至DOUT[7..0]，由它并行输出，同时输出一个接收数据准备好信号DATA_RE标志数据接收完毕。
UART发送器
发送器只要每隔16个bclk周期输出1个数据即可，次序遵循第1位是起始位，第8位是停止位。
在本设计中没有校验位，但只要改变Generic参数FrameLen，也可以加入校验位，停止位是固定的1位格式。
发送状态机的状态图
发送状态机一共有5个状态：
X_IDLE（空闲）；X_START（起始位）；X_WAIT（移位等待）；X_SHIFT（移位）；X_STOP（停止位）。
X_IDLE状态：
当UART被复位信号复位后，状态机将立刻进入这一状态。
在这个状态下，UART的发送器一直在等待一个数据帧发送命令XMIT_CMD。
XMIT_CMD_P信号是对XMIT_CMD的处理，XMIT_CMD_P是一个短脉冲信号。
这时由于XMIT_CMD是一个外加信号，在FPGA之外，不可能对XMIT_CMD的脉冲宽度进行限制，如果XMIT_CMD有效在UART发完一个数据帧后仍然有效，那么就会错误地被认为，一个新的数据发送命令又到来了，UART发送器就会再次启动UART帧的发送，显然该帧的发送是错误的。
在此对XMIT_CMD进行了脉冲宽度的限定，XMIT_CMD_P就是一个处理后的信号。
当XMIT_CMD_P=‘1’，状态机转入X_START，准备发送起始位。
X_START状态：
在这个状态下，UART发送一个位时间宽度的逻辑0信号至TXD，即起始位。
紧接着状态机转入X_WAIT状态。
XCNT16是bclk的计数器
X_WAIT状态
同UART接收状态机中的R_WAIT状态类似。
X_SHIFT状态
当状态机处于这一状态时，实现待发数据的并串转换。
转换完成立即回到X_WAIT状态。
X_STOP
停止位发送状态，当数据帧发送完毕，状态机转入该状态，并发送16个bclk周期的逻辑1信号，即1位停止位。
状态机送完停止位后回到X_IDLE状态，并等待另一个数据帧的发送命令。
补充：
发送模块主要实现对并行数据的缓存、并串转换，并把串行数据按照既定数据帧格式进行输出。
发送模块的引脚如图2所示，各引脚功能见表1。
由CPU送来的待发送的并行数据，首先写入发送缓冲器TBR[7..0]。
发送缓冲区中有数据待发送时，数据自动装入移位寄存器TSR[7..0]并自动完成串行数据的发送。
首先传送一位起始位0，然后根据帧结构中定义的数据长度，分别串行移出TSR[7..0]中的数据，数据的低位在前，高位在后。
当没有数据发送的时候，SDO管脚保持高电平。
发送器功能仿真结果如图3所示。
二进制数11110000从引脚DIN[7..0]并行输入，当WRN为0时，启动发送程序，计数器开始计数，使发送器将并行数据锁存到发送缓冲器TBR[7..0]，并通过发送移位寄存器TSR[7..0]逐位移位发送串行数据至串行数据输出端SDO。
在数据发送过程中用输出信号TBRE，TSRE作为标志信号。
当一帧数据由发送缓冲器TBR[7..0]送到发送移位寄存器TSR[7..0]时，TBRE信号为1。
由发送数据缓冲器传给发送移位寄存器主要由信号TSRE控制。
当TSRE为1时，表示发送移位寄存器TSR[7..0]串行发送完毕;为0时表示还没有发送完一帧数据。
第二部分：
源程序
顶层模块：
moduletop（sys_clk,rst_n,tx,rx,led,tx_en）;
inputsys_clk;//系统时钟，50MHZ;
inputrst_n;//全局复位信号；
inputrx;//串行输入端口；
inputtx_en;//帧发送信号；
outputtx;//串行输出端口；
output[7:
0]led;//检测输入灯；
wirebps_start_rx,bps_start_tx;//两个连线，分别用来连接两个模块与其是时钟部分；
wireclk_bps_rx,clk_bps_tx;//两个wire，同上；
wireclk16x_rx,clk16x_tx;//同上；
wire[7:
0]data;//接受储存寄存器；
/******************子模块端口声明*******************
*******************************************************************/
//接受端波特率发生器声明
baud_rxuu_baud_rx（
.sys_clk（sys_clk）,
.rst_n（rst_n）,
.bps_start（bps_start_rx）,
.clk_bps（clk_bps_rx）,
.clk16x（clk16x_rx）
）;
//接收端口声明
uart_rxuu_uart_rx（
.clk16x1（clk16x_rx）,
.rst_n1（rst_n）,
.bps_start1（bps_start_rx）,
.clk_bps1（clk_bps_rx）,
.rx（rx）,
.rx_data（data）,
.led（led）
）;
//发送端波特率发生器声明
baud_txuu_baud_tx（
.sys_clk（sys_clk）,
.rst_n（rst_n）,
.bps_start（bps_start_tx）,
.clk_bps（clk_bps_tx）,
.clk16x（clk16x_tx）
）;
//发送端口声明
uart_txuu_uart_tx（
.clk16x2（clk16x_tx）,
.rst_n2（rst_n）,
.bps_start2（bps_start_tx）,
.clk_bps2（clk_bps_tx）,
.tx（tx）,
.tx_data（data）,
.tx_en（tx_en）
）;
endmodule
接收端波特率发生器模块：
modulebaud_rx（sys_clk,rst_n,bps_start,clk_bps,clk16x）;
inputsys_clk;//系统时钟，50MHZ
inputrst_n;//全局复位信号，下降沿有效
inputbps_start;//波特率时钟置位信号，从uart_rx，uart_tx传来
outputclk_bps;//输出的采样中点信号，根据UART原理，在检测到起始位后，随后的8位数据位，全部在中点采样，这样可以得到稳定的信号值
outputclk16x;//波特率发生器的过采样分频，16倍于波特率
regclk_bps_r;//内部缓冲寄存器，用来给输出引脚clk_bps赋值
regclk16x_r;//同上
reg[12:
0]cnt;//内部计数器，13位最大值8192，用来循环产生clk_bps;
reg[8:
0]cnt_16x;//用来16倍baud的计数器
`defineBAUD_SPEED5207;//波特率9600bps,则计数到5207开始分频
`defineBAUD_SPEED_HALF2603;//中间采样点的计数分频值
always@（posedgesys_clkornegedgerst_n）begin
if（!
rst_n）
cnt<=13'd0;
elseif（cnt==5207||!
bps_start）//这里是用来设置什么条件下启动计数器，目的有两个，一个是在“过采样”的时候，提取16倍频的时钟，一个是用来定位clk_bps中点采样信号。
cnt<=13'd0;
else
cnt<=cnt+1'd1;//bps_start是表明，已经检测到起始位，开始采样数据，只有bps_start值为1时，才启动cnt，cnt的首次启动必须依赖于bps_start,以后在每一个数据检测期间，依赖于5207复位。
end
always@（posedgesys_clkornegedgerst_n）begin//这一段用来设置采样中间值
if（!
rst_n）
clk_bps_r<=1'd0;
elseif（cnt==2603）//经过8个clk16x周期，就是中点;
clk_bps_r<=1'd1;
elseif（cnt==2767）//为了使得在clk16x的上升沿可以检测到clk_bps,必须使之保持至少一个clk16x周期；因此2603+164=2767；
clk_bps_r<=1'd0;
elseclk_bps_r<=clk_bps_r;
end
always@（posedgesys_clkornegedgerst_n）begin//这一段用来设置过采样的时钟，clk16x是baud9600的16倍，用来检测起始位和结束位。
if（!
rst_n）begin
cnt_16x<=9'd0;
clk16x_r<=1'd0;
end
elseif（cnt_16x==162）begin
clk16x_r<=~clk16x_r;//周期性变化的时钟，半个周期为50M/（9600*16*2）=163个系统时钟；0~162共计163个时钟；
cnt_16x<=9'd0;
end
else
cnt_16x<=cnt_16x+1'd1;
end
assignclk_bps=clk_bps_r;//把内部寄存器的值分配给引脚；
assignclk16x=clk16x_r;
endmodule
接收端模块：
moduleuart_rx（clk16x1,rst_n1,rx,clk_bps1,bps_start1,rx_data,led）;
inputclk16x1;//16倍过采样信号；
inputrst_n1;//全局复位信号；
inputrx;//串行输入信号;
inputclk_bps1;//中间点采样信号；
outputbps_start1;//采样数据置位信号，bps_strat为1时，波特率发生器的cnt开始计数，按照波特率的速度来采样；
output[7:
0]rx_data;//串并转换后的输出寄存器；
output[7:
0]led;//用led来监测数据传输；
regrx0,rx1,rx2,rx3;//定义四个寄存器，用来检测起始位0；
wirerx_n;//表示起始位接收到；
reg[2:
0]state;//定义状态寄存器变量，用状态机来表示接收器的运行过程；
reg[7:
0]rx_data_r;//内部缓冲寄存器，接受串行数据，用来给涑龆丝rx_data赋值；
regbps_start_r;//内部缓冲寄存器，用来给bps_start赋值；
reg[3:
0]num;//内部计数器，用来确定传送了多少个数据位；
regdata_ready;//输出标志缓冲寄存器；
reg[7:
0]led;//定义reg型；
parameterr_start=3'b001;//寄存器状态参数，采用独热码编码表示
parameterr_center=3'b010;
parameterr_sample=3'b100;
always@（posedgeclk16x1ornegedgerst_n1）begin
if（!
rst_n1）begin//初始化四个判断寄存器
rx0<=1'b1;
rx1<=1'b1;
rx2<=1'b1;
rx3<=1'b1;
end
elsebegin//连续觳鈘x上的值，一旦出现4个寄存器都为0，那么可以认定起始位到来~
rx0<=rx;
rx1<=rx0;
rx2<=rx1;
rx3<=rx2;
end
end
assignrx_n=~rx3&~rx2&~rx1&~rx0;//用来检测起始位信号，当第四个上升沿到来的时候，可以认定这个信号不是毛刺，而是真正的其实信号；
always@（posedgeclk16x1ornegedgerst_n1）begin
if（!
rst_n1）
bps_start_r<=1'b0;
elseif（rx_n）
bps_start_r<=1'b1;//当rx_n为1时，确定是起始位到来；
else
bps_start_r<=bps_start_r;//保证当rx_n跳变为低电平时，bps_start_r仍然为高电平；
end
assignbps_start1=bps_start_r;//给bps_start赋值；
always@（posedgeclk16x1ornegedgerst_n1）begin
if（!
rst_n1）begin
state<=r_start;
num<=4'd0;//给num计数器复位，初始化0；
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