高效率同步降压型转换器的版图设计研究毕业论文.docx
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高效率同步降压型转换器的版图设计研究毕业论文
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摘要
随着集成电路已经进入深亚微米时代，版图设计早已成为集成电路产业链中重要的一环。
它不仅是芯片是否能被生成的保证，同时也关系到实际产品的性能是否能满足预期的目标。
因此，同步降压型转换器的版图设计研究具有非常重要的意义。
该芯片是一个高频率，同步整流，降压型开关模式转换器。
具有内置的功率MOS，实现了连续输出2A电流，具有优异的负载和电路调控能力。
在很宽的输入电压范围，该芯片具有同步操作模式，在保证输出电流效率更高的范围内，电流模式能提供快速的瞬态响应和简化环路稳定性。
该芯片具有完整的保护功能，如过电流保护和热关机。
该芯片采用的是节省空间的SOT23-8引脚封装。
关键词：
高效率，同步整流，电流模式
ABSTRACT
Withtheintegratedcircuittimes,thelayoutdesignimportantpartoftheintegratedcircuitindustrychain.Itisnotonlythechipcanbegenerated,butalsorelatedtowhethertheactualproductperformancecanachievetheexpectedtarget.Thereforce,itisveryimportanttoresearchlayoutdesignofthesynchronousandstep-downconverter.
Thischipisa,switch-modeconverterwithbuilt-inpowerMOSFETs.Itoffersaverycompactsolutiontoachievea2Acontinuousoutputcurrentwithexcellentloadandlineregulationoverawideinputsupplyrange.TheMP1494forprovidesfasttransientresponseandeasesloopstabilization.Fullprotectionfeaturesincludeover-currentprotectionandthermalshutdown.TheMP1494requiresaminimalnumberofreadily-availablestandardexternalcomponents,andisavailableinaspace-saving8-pinpackage.
Keywords：
Environment）、版图编辑（VirtuosoLayoutEditor）等等。
版图编辑（VirtuosoLayoutEditor）是版图编辑者最常用的设计工具，下面通过2.1.2模块流程图来介绍一下版图编辑（VirtuosoLayoutEditor）的使用。
2.1.2cadence操作说明
常用的cadence配套文件包含以下三个，如图2-1所示。
cadence为启动cadenceic51的脚本文件（该脚本文件内含启动cadenceic51的快捷方式icfb&，其中&表示cadenceic51以后台运行的方式打开），cds.lib为库管理文件（librarymanager），.cdsinit为cadence启动文件（可以用来自定义额外加载的东西）。
图2-1cadence配套文件
运行cadence启动脚本文件，cadenceic51启动过程如图2-2所示。
图2-2cadenceic51启动过程
软件启动完成之后，生成如图2-3所示的CDS.log窗口。
位于窗口下方，mouse字样上方的是CIW窗口（CommandInterpreterWindow），即为命令解释窗，此外cadence软件内嵌的控制窗口，通过此处可以在cadence软件启动之后加载脚本文件等。
图2-3CDS.log窗口
启动cadence软件之后，通过如图2-4所示的操作步骤建立一个新的库，在这个库下完成版图的编辑。
图2-4建库
按图示2-4操作后，会出现NEWLibrary建立窗口，在左侧Name处填写新建立的Library的名字，在右侧TechnologyFile下方可以选择新建立的库是否需要绑定一个已存在的技术库（anexistingtechfile）或者绑定一个由Foundry提供的最为基本的技术文件（anewtechfile），甚至也可以只建立一个空库，不需要任何技术支持（Don`tneedatechfile）。
一般情况下，如果Foundry提供了完整的PDK，我们则在建库的时候可以选择绑定一个已存在的技术库（anexistingtechfile），操作如图2-5所示。
图2-5新建库的设置
点击ok后，弹出如图2-6所示窗口，选择本次项目所需技术库“UTC06_BCD_5V_18V_30V_40V”。
再次点击ok之后，一个绑定了技术库的Library就建立好了。
图2-6选择需要绑定的技术库
我们可以在LibraryManager窗口通过查看库的基本属性，如建立时间，存在目录的具体位置等等。
我们可以通过这里验证库是否建立正确，在LibraryManager中选中库，右击选择Property即可弹出如图2-7所示的属性窗口。
图2-7库的属性
在新建立的库中新建一个view为Virtuoso的Cellview，在此Cellview绘制版图，操作如图2-8所示。
图2-8新建Cellview
2.2集成电路版图可靠性需要避免的三大效应
2.2.1PAE
2.2.1.1PAE简介
芯片中金属线或者多晶硅（polysilicon）等导体，就像是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会产生放电对芯片内部产生破坏，这就是天线效应（PAE）。
IC现代工艺中经常使用的一种方法是离子刻蚀（plasmaetching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。
理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。
另外，离子注入（ionimplanting）也可能导致电荷的聚集。
可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。
在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。
通常情况下，我们用“天线比率”（“antennaratio”）来衡量一颗芯片能发生天线效应的几率。
“天线比率”的定义是：
构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。
随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4umDMSPTMSP以上工艺，我们一般不大会考虑天线效应。
而采用0.4um以下的工艺就不得不考虑这个问题了。
可通过插入二极管（NACDiode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。
注：
DMSP——DoubleMetalSinglePoly
TMSP——ThreeMetalSinglePoly
2.2.1.2防止PAE的方法
1）跳线法。
又分为“向上跳线”和“向下跳线”两种方式。
跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。
这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量，一般情况下在跳线处孔越多越好。
在版图设计中，向上跳线法用的较多，此法的原理是：
考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。
现代的多层金属布线工艺，在低层金属里出现PAE效应，一般都可采用向上跳线的方法消除。
但当最高层出现天线效应时，采用什么方法呢？
这就是下面要介绍的另一种消除天线效应的方法了。
2）添加天线器件，给“天线”加上反偏二极管。
通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。
当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。
3）给所有器件的输入端口都加上保护二极管。
此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI设计不允许出现的。
所以这种方法是不合理，也是不可取的。
4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。
在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2和法4结合使用来消除天线效应。
2.2.2Latch_up
2.2.2.1Latch_up简介
Latch-up原理分析：
CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一些低阻抗通路，使VDD和GND之间产生大电流，这就称为闩锁效应（latch_up）。
闩锁效应剖面图与等效电路图如图2-9所示。
随着IC制造工艺的发展，集成度越来越高，产生latch_up的可能性会越来越高。
图2-9闩锁效应剖面图与等效电路图
如图2-10所示，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B反向漏电流构成，电流增益非常小，此时latchup不会产生。
图2-10不会发生闩锁效应的分析电路图
如图2-11所示，当一个BJT集电极电流受外部干扰突然增加到一定值时，会反馈至另外一个BJT，从而使两个BJT因触发而导通，如果整个环路增益大于1，则VDD至GND间形成低阻通路，Latchup由此产生。
图2-11会发生闩锁效应的分析电路图
Latch-up产生的具体原因分析：
1.芯片一开始工作时VDD变化导致Nwell和Psub间的寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch_up。
2.当IO的信号变换超过VDD-GND的范围时，将会有大电流在芯片中产生，也会导致SCR的触发。
3.ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，也会引起可控硅（SCR）的触发。
4.当许多驱动器（buffer）同时工作，负载过大使VDD或GND突然变化，也有可能打开可控硅（SCR）的一个BJT，从而存在引起闩锁的风险。
5.阱侧面漏电流过大，也有可能会引起闩锁。
Latch-up的危害：
在进入低阻状态以后，若芯片外界的电路不能限制器件中电流的大小，可能会有过量的电流流过芯片中的金属走线，引起局部器件过热，从而发生金属熔断或烧毁，致使P-N结漏电流增加或短路，烧毁芯片，造成芯片失效。
2.2.2.2防止Latch_up的方法
防止闩锁的方法1：
使用重掺杂衬底，降低Rsub值，减小反馈环路增益。
防止闩锁的方法2：
使用轻掺杂外延层，防止侧向漏电流从纵向PNP到低阻衬底的通路。
防止闩锁的方法3：
使NMOS和PMOS保持足够的间距来降低引发SCR的可能。
防止闩锁的方法4：
Sub接触孔和Well接触孔应尽量靠近源区。
以降低Rwell和Rsub的阻值。
防止闩锁的方法5：
使用使用隔离槽
防止闩锁的方法6：
使用GuardRing
1.多子GuardRing：
P+Ring环绕NMOS并接GND；
N+Ring环接PMOS并接VDD。
使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。
2.少子GuardRing：
制作在N阱中的N+Ring环绕NMOS并接VDD；
P+Ring环绕PMOS并接GND。
使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。
2.2.3ESD效应
2.2.2.1ESD简介
在本世纪70前代以前，很多静电问题都是由于人们没有ESD意识而造成的，即使现在也有很多人怀疑ESD会对电子产品造成损坏。
这是因为大多数ＥＳＤ损害发生在人的感觉以下,因为人体对静电放电的感知电压约为3ＫＶ，而许多电子元件在几百伏甚至几十伏时就会损坏，通常电子器件被ＥＳＤ损坏后没有明显的界限，把元件安装在PCB上以后再检测，结果出现很多问题，分析也相当困难。
特别是潜在损坏，即使用精密仪器也很难测量出其性能有明显的变化，所以很都电子工程师和设计人员都怀疑ESD，近年但实验证实，这种潜在损坏在一定时间以后，电子产品的可靠性明显下降。
ESD是代表英文“ElectrostaticDischarge”，即"静电放电"的意思。
ＥＳＤ是本世纪中期以来形成的以研究静电的产生与衰减、静电放电模型、静电放电效应如电流热（火花）效应如静电引起的着火与爆炸）和电磁效应（如电磁干扰）等的学科。
近年来随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂，对静电泄放的问题越来越重视。
ESD产生的三种形式：
1.人体形式即指当人体活动时身体和衣服之间的摩擦产生摩擦电荷。
当人们手持ESD敏感的装置而不先拽放电荷到地，摩擦电荷将会移向ESD敏感的装置而造成损坏。
2.微电子器件带电形式既指这些ESD敏感的装置，尤其对塑料件，当在自动化生产过程中，会产生摩擦电荷，而这些摩擦电荷通过低电阻的线路非常迅速地泻放到高度导电的牢固接地表面，因此造成损坏；或者通过感应使ESD敏感的装置的金属部分带电而造成损坏。
3.场感类型形式即有强电场围绕，这可能来之于塑性材料或人的衣服，会发生电子转化跨过氧化层。
若电位差超过氧化层的介电常数，则会产生电弧以破坏氧化层，其结果为短路。
ESD的主要危害：
静电放电是两个具有不同静电电位的物体,由于直接触或静电感应引起两物体间的静电电荷的转移.静电电场的能量达到一定程后,击穿其间介质而进行放电的现象就是静电放电。
ESD在一个对地短接的物体暴露在静电场中时发生.两个物体之间的电位差将引起放电电流,传送足够的电量以抵消电位差.这个高速电量的传送过程即为ESD。
在这个过程中将产生潜在的破坏电压.电流以及电磁场。
ESD将产生强大的尖峰脉冲电流,这种脉冲电流中包含丰富的高频成份,其上限频率可超过1GHz,取决于电平、相对漫湿度、靠近速度和放电物体的形状。
在这个频率典型的设备电缆甚至印制板上的走线会变成非常有效的接收天线。
因而对于典型的模拟或数字电子设备，ESD倾向于感应出高电平的噪声，它会导致电子设备严重受损或操作失常。
当ESD位置距离较近时,无论是电流还是磁场都是很强的。
因此在ESD位置附近的电路一般会受到影响。
ESD引起的两种失效：
①由于ESD电流产生热量导致设备的热失效;
②由于ESD感应出高的电压导致绝缘击穿。
两种破坏可能在一个设备中同时发生绝缘击穿可能激发大的电流,这又进一步导致热失效。
由ESD引起的芯片损伤如图2-12所示。
图2-12ESD引起的芯片内部损伤
2.2.2.2防止ESD的方法
目前对于芯片PAD处常用的防止ESD的方法是采用GGNMOS结构。
GGNMOS（grounded-gateNMOS）：
Drain端接至PAD，Gate端接至电源地。
ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的内部电路。
结构图如图2-13所示。
图2-13GGNMOS用于ESD防治
本次项目中所使用的GGNMOSESD结构如图2-14所示：
图2-14芯片中的实际ESD结构
2.3子模块版图
2.3.1LDO模块
图2-15LDO模块电路图
图2-16LDO模块版图
2.3.2UVLO模块
图2-17UVLO模块电路图
图2-18UVLO模块版图
2.3.3freq_comp模块
图2-19freq_comp模块电路图
图2-20freq_comp模块版图
2.3.4control_logic模块
图2-21control_logic模块电路图
图2-22control_logic模块版图
2.3.5current_sense模块
图2-23current_sense模块电路图
图2-24current_sense模块版图
2.3.6EN模块
图2-25EN模块电路图
图2-26EN模块版图
2.3.7HS_control模块
图2-27HS_control模块电路图
图2-28HS_control模块版图
2.3.8OCP模块
图2-29OCP模块电路图
图2-30OCP模块版图
2.3.9EA_compensation模块
图2-31EA_compensation模块电路图
图2-32EA_compensation模块版图
2.3.10AAM模块
图2-33AAM模块电路图
图2-34AAM模块版图
2.3.11Driver_HS模块
图2-35Driver_HS模块电路图
图2-36Driver_HS模块版图
2.3.12Driver_Bootstrap模块
图2-36Driver_Bootstrap模块电路图
图2-37Driver_Bootstrap模块版图
2.3.13OSC模块
图2-38OSC模块电路图
图2-39OSC模块版图
2.3.14Driver_LS模块
图2-40Driver_LS模块电路图
图2-41Driver_LS模块版图
2.3.15EA_core模块
图2-40EA_core模块电路图
图2-41EA_core模块版图
2.4顶层版图
2.4.1顶层版图布局
芯片顶层整体布局如图2-42所示，椭形方块为PAD，矩形方块为block。
图2-42芯片顶层整体布局图
2.4.2顶层版图
芯片顶层最终版图如图2-43所示。
图2-43芯片顶层最终版图
第1章．实现功能
3.1实现功能描述
高效率同步降压型转换器芯片功能框图如图3-1所示
图3-1芯片整体功能框图
功能描述：
此芯片是一个具有高频、同步、降压、整流特性的开关模式转换器。
其中芯片内置PowerMOSFETS，在具有优良负载和对输入电压范围很大时线性调节均能够实现2A电流的连续输出。
该芯片拥有固定的工作频率，利用峰值电流控制模式去调节输出电压。
该芯片含有一个内部时钟供给PWM周期，集成的高端功率MOSFETS保持开启直到电流达到被比较电压设定的值。
当电源关断时，功率MOSFETS保持关闭直到下一个时钟周期开始。
如果在一个占空比为95%的PWM周期中，功率MOSFETS的电流没有达到被比较电压设定的值，那么模块中的功率MOSFETS会被强制关断。
此芯片理想情况下的功能仿真如图3-2所示，即在输入电压（Vin）范围4.5V-16V之间都可以通过芯片自调节，最终产生稳定的2A电流输出。
图3-1理想情况下的芯片功能仿真图
3.2部分模块功能介绍
REF模块:
此芯片是作为内部电路电源的一个内置调节器。
此模块采用IOVIN的输入电压，并且在所有正确的VIN输入范围内都能正常工作。
当VIN上的输入电压大于5.0V时，REF模块的输出是全部被调节过的。
当VIN的输入电压低于5.0V时，REF模块的输出减少，并且这部分需要用到0.1μf解耦的陶瓷电容器作调节。
AAM模块：
AAM模块是一个误差放大器，用作比较FB引脚的输入大于REF模块产生的的0.8V电压的部分，并且输出比较电压去控制Powermos上的电流。
此优化了的内部补偿网络简化了回路组件和控制环路的设计。
UVLO模块：
UVLO模块即Under-VoltageLockout（欠压保护）模块，UVLO模块保证芯片在足够的电源电压下工作。
芯片内置的比较器时时刻刻监视着内部REF模块的输出电压。
当下降的电压区间达到3.25V时，UVLO模块的电压上升区间大约达到3.9V。
Soft_start模块：
此模块为芯片内置的软启动电路，此模块用于防止在芯片启动时芯片的输出电压瞬时超调。
当芯片启动时，内部电路产生一个软启动电压（SS），该电压从0V到1.2V跳变。
当SS电压比REF产生的电压低时，AAM模块使用SS电压作为参考值。
当SS电压比REF产生的电压高时，AAM使用REF产生的电压作为参考值。
第2章．调试与实现
4.1调试中遇到的重点与难点
4.1.1不接Power的Nwell
此工艺是双阱（P阱和N阱）psub工艺，不接block中最高电位的NWELL称之为hotwell。
这种阱非常活跃，阱电位很容易受到外界影响从而发生跳变。
如果两个hotwell因为布局布线因素必须放在一起，那这两个阱会跟P型衬底形成寄生的NPN结构。
当衬底有漏电流影响到这个寄生NPN结构时，如果两个hotwell之间的P型衬底电位升高（使得此寄生NPN结构之间的任一PN结正向导通）或者两个hotwell之一的电位被拉低（当比两个hotwell之间的P型衬底低，使得有PN结正向导通）时，此寄生NPN结构有很大可能会导通。
此时如果hotwell的横截面积很大，那么此寄生NPN结构产生的电流会相当可观，对周边模块是极其危险的。
单个hotwell与两边的P型衬底会形成寄生的PNP结构，如果此结构中的某一边P型衬底电位升高，使得存在导通的PN结，那么此寄生PNP结构会导通，也会产生很大的电流，对周边模块产生很大的干扰，这是非常危险的。
这两个寄生的NPN和PNP通过衬底组成电路后，如果此电路中的任一寄生结构被开启，产生的寄生电流激活了电路中的另一寄生BJT（即此电路中的环路增益大于1）时，那么此寄生电路就会一直存在并保持开启，从而在衬底中形成一条大电流通路，扰乱芯片正常工作，在金属走线上加上比正常工作大无数倍的寄生电流，从而使金属连线被烧毁，进而毁坏整个芯片。
即发生闩锁（Latch_up）效应。
因为hotwell是存在于芯片内部的，在芯片Tap_out之后就会一直存在，是对整颗芯片的巨大隐患。
当发生闩锁（Latch_up）之后，我们无法从外界通过调试手段去保护芯片避免或者断绝闩锁（Latch_up）的发生。
所以芯片一旦发生闩锁（Latch_up），那此芯片的Tap_out费用就会白白的流失，届时既浪费了公司的资金，也会延期产品的上市时间，进而导致公司的利润亏损，甚至可能从此失去市场。
既然hotwell存在这么多的安全隐患，但要满足电路特性又不得不使用这样的结构的话，那我们在绘制版图时就应该小心谨慎，力求在芯
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