常用的电平标准整理.docx

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常用的电平标准整理

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。

下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL：

Transistor-TransistorLogic三极管结构。

Vcc：

5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。

因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。

所以后来就把一部分“砍”掉了。

也就是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL（LowVoltageTTL）。

3.3VLVTTL：

Vcc：

3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5VLVTTL：

Vcc：

2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。

更低的LVTTL不常用就先不讲了。

多用在处理器等高速芯片，使用时查看芯片手册就OK了。

TTL使用注意：

TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；               TTL电平输入脚悬空时是内部认为是高电平。

要下拉的话应用1k以下电阻下拉。

TTL输出不能驱动CMOS输入。

CMOS：

ComplementaryMetalOxideSemiconductor  PMOS+NMOS。

Vcc：

5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。

对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

3.3VLVCMOS：

Vcc：

3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。

2.5VLVCMOS：

Vcc：

2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS使用注意：

CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值（比如一些芯片是0.7V）时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL：

EmitterCoupledLogic发射极耦合逻辑电路（差分结构）

Vcc=0V；Vee：

-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

速度快，驱动能力强，噪声小，很容易达到几百M的应用。

但是功耗大，需要负电源。

为简化电源，出现了PECL（ECL结构，改用正电压供电）和LVPECL。

PECL：

Pseudo/PositiveECL

Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC：

LowVoltagePECL

Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意：

不同电平不能直接驱动。

中间可用交流耦合、电阻网络或专用芯片进行转换。

以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。

（如多用于时钟的LVPECL：

直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。

但两种方式工作后直流电平都在1.95V左右。

）

前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

LVDS：

LowVoltageDifferentialSignaling

差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。

通过外部的100欧匹配电阻（并在差分线上靠近接收端）转换为±350mV的差分电平。

LVDS使用注意：

可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil（0.25mm）。

100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。

如果感兴趣的话可以联系我。

CML：

是内部做好匹配的一种电路，不需再进行匹配。

三极管结构，也是差分线，速度能达到3G以上。

只能点对点传输。

GTL：

类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。

1.2V电源供电。

Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：

Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V

HSTL是主要用于QDR存储器的一种电平标准：

一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。

和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平（VCCIO/2），另一端接输入信号。

对参考电平要求比较高（1%精度）。

SSTL主要用于DDR存储器。

和HSTL基本相同。

V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。

对参考电平要求比较高（1%精度）。

HSTL和SSTL大多用在300M以下。

RS232和RS485基本和大家比较熟了，只简单提一下：

RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。

+12V表示0，-12V表示1。

可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。

RS485是一种差分结构，相对RS232有更高的抗干扰能力。

传输距离可以达到上千米。

[H1]几种常用逻辑电平电路的特点及应用[/H1]

发布:

2007-7-2600:

55|作者:

华南农业大学　代芬　漆海霞　俞龙|来源:

单片机及嵌入式系统应用|查看:

4次

引言

　　在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。

但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。

1几种常用高速逻辑电平

1.1LVDS电平

　　LVDS（LowVoltageDifferentialSignal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

　　LVDS的典型工作原理如图1所示。

最基本的LVDS器件就是LVDS驱动器和接收器。

LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5mA。

LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。

当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。

LVDS技术在两个标准中被定义：

ANSI/TIA/EIA644（1995年11月通过）和IEEEP1596.3（1996年3月通过）。

这两个标准中都着重定义了LVDS的电特性，包括：

①低摆幅（约为350mV）。

低电流驱动模式意味着可实现高速传输。

ANSI/TIA/EIA644建议了655Mb/s的最大速率和1.923Gb/s的无失真通道上的理论极限速率。

②低压摆幅。

恒流源电流驱动，把输出电流限制到约为3.5mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。

这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

③具有相对较慢的边缘速率（dV/dt约为0.300V/0.3ns,即为1V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

　　所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

　　LVDS的应用模式可以有四种形式：

①单向点对点（pointtopoint），这是典型的应用模式。

②双向点对点（pointtopoint），能通过一对双绞线实现双向的半双工通信。

可以由标准的LVDS的驱动器和接收器构成；但更好的办法是采用总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。

③多分支形式（multidrop），即一个驱动器连接多个接收器。

当有相同的数据要传给多个负载时，可以采用这种应用形式。

④多点结构（multipoint）。

此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。

它可以提供双向的半双工通信，但是在任一时刻，只能有一个驱动器工作。

因而发送的优先权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。

　　为了支持LVDS的多点应用，即多分支结构和多点结构，2001年新推出的多点低压差分信号（MLVDS）国际标准ANSI/TIA/EIA8992001，规定了用于多分支结构和多点结构的MLVDS器件的标准，目前已有一些MLVDS器件面世。

　　LVDS技术的应用领域也日渐普遍。

在高速系统内部、系统背板互连和电缆传输应用中，驱动器、接收器、收发器、并串转换器/串并转换器以及其他LVDS器件的应用正日益广泛。

接口芯片供应商正推进LVDS作为下一代基础设施的基本构造模块，以支持手机基站、中心局交换设备以及网络主机和计算机、工作站之间的互连。

1.2ECL电平

　　ECL（EmitterCoupledLogic）即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路，如图2所示。

ECL电路的最大特点是其基本门电路工作在非饱和状态，因此ECL又称为非饱和性逻辑。

也正因为如此，ECL电路的最大优点是具有相当高的速度。

这种电路的平均延迟时间可达几个ns数量级甚至更少。

传统的ECL以VCC为零电压，VEE为-5.2V电源，VOH=VCC-0.9V=-0.9V，VOL=VCC-1.7V=-1.7V，所以ECL电路的逻辑摆幅较小（仅约0.8V）。

当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。

另外，ECL电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强；但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以电路的功耗较大。

　　如果省掉ECL电路中的负电源，采用正电源的系统（+5V），可将VCC接到正电源而VEE接到零点。

这样的电平通常被称为PECL（PositiveEmitterCoupledLogic）。

如果采用+3.3V供电，则称为LVPECL。

当然，此时高低电平的定义也是不同的。

它的电路如图3、4所示。

其中，输出射随器工作在正电源范围内，其电流始终存在。

这样有利于提高开关速度，而且标准的输出负载是接50Ω至VCC-2V的电平上。

　　在使用PECL电路时要注意加电源去耦电路，以免受噪声的干扰。

输出采用交流耦合还是直流耦合，对负载网络的形式将会提出不同的需求。

直流耦合的接口电路有两种工作模式：

其一，对应于近距离传送的情况，采用发送端加到地偏置电阻，接收端加端接电阻模式；其二，对应于较远距离传送的情况，采用接收端通过电阻对提供截止电平VTT和50Ω的匹配负载的模式。

以上都有标准的工作模式可供参考，不必赘述。

对于交流耦合的接口电路，也有一种标准工作模式，即发送端加到地偏置电阻，耦合电容靠近发送端放置，接收端通过电阻对提供共模电平VBB和50Ω的匹配负载的模式。

　　（P）ECL是高速领域内一种十分重要的逻辑电路，它的优良特性使它广泛应用于高速计算机、高速计数器、数字通信系统、雷达、测量仪器和频率合成器等方面。

1.3CML电平

　　CML电平是所有高速数据接口中最简单的一种。

其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。

它的输出结构如图5所示。

　　CML接口典型的输出电路是一个差分对形式。

该差分对的集电极电阻为50Ω，输出信号的高低电平切换是靠共发射极差分对的开关控制的。

差分对的发射极到地的恒流源典型值为16mA。

假定CML的输出负载为一个50Ω上拉电阻，则单端CML输出信号的摆幅为VCC~VCC-0.4V。

在这种情况下，差分输出信号摆幅为800mV。

信号摆幅较小，所以功耗很低，CML接口电平功耗低于ECL的1/2，而且它的差分信号接口和ECL、LVDS电平具有类似的特点。

　　CML到CML之间的连接分两种情况：

当收发两端的器件使用相同的电源时，CML到CML可以采用直流耦合方式，不用加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，中间加耦合电容（注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小）。

但它也有些不足，即由于自身驱动能力有限，CML更适于芯片间较短距离的连接，而且CML接口实现方式不同用户间差异较大，所以现有器件提供CML接口的数目还不是非常多。

2各种逻辑电平之间的比较和互连转化

2.1各种逻辑电平之间的比较

　　这几种高速逻辑电平在目前都有应用，但它们在总线结构、功率消耗、传输速率、耦合方式等方面都各有特点。

为了便于应用比较，现归纳以上三类电平各方面的特点，如表1所列。

2.2各种逻辑电平之间的互连

　　这三类电平在互连时，首先要考虑的就是它们的电平大小和电平摆幅各不一样，必须使输出电平经过中间的电阻转换网络后落在输入电平的有效范围内。

各种电平的摆幅比较如图6所示。

其次，电阻网络要考虑到匹配问题。

例如我们知道，当负载是50Ω接到VCC-2V时，LVPECL的输出性能是最优的，因此考虑的电阻网络应该与最优负载等效；LVDS的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等，电阻值的选取还必须根据直流或交流耦合的不同情况作不同的选取。

另外，电阻网络还必须与传输线匹配。

　　另一个问题是电阻网络需要在功耗和速度方面折中考虑：

既允许电路在较高的速度下工作，又尽量不出现功耗过大。

　　下面以图7所示的LVPECL到LVDS的直流耦合连接为例，来说明以上所讨论的原则。

传输线阻抗匹配原则：

　　Z≈R1//（R2+R3）

　　根据LVPCEL输出最优性能：

降低LVPECL摆幅以适应LVDS的输入范围：

Gain=R3/（R2+R3）

　　根据实际情况，选择满足以上约束条件的电阻值，例如当传输线特征阻抗为50Ω时，可取R1=120Ω，R2=58Ω，R3=20Ω即能完成互连。

　　由于LVDS通常用作并联数据的传输，数据速率为155Mbps、622Mbps或1.25Gbps；而CML常用来做串行数据的传输，数据速率为2.5Gbps或10Gbps。

一般情况下，在传输系统中没有CML和LVDS的互连问题。

结语

　　本文粗浅地讨论了几种目前应用较多的高速电平技术。

复杂高速的通信系统背板，大屏幕平板显示系统，海量数据的实时传输等等都需要采用新高速电平技术。

随着社会的发展，新高速电平技术必将得到越来越广泛的应用。

混合逻辑电平的接口技术

文章作者：

魏雄

文章类型：

设计应用文章加入时间：

2004年5月18日1:

36

文章出处：

电子技术应用

[HR]

    摘要：

介绍了3.3V和5.0V逻辑电平、RS-232C逻辑电平、LVDS信号的电特性，讨论了它们相互间的接口技术。

    关键词：

接口逻辑电平电源变换

在功耗低、体积小的便携式设备（蜂窝电话、ＰＤＡ、笔记本电脑、数字相机等）的应用需求驱动下，越来越多的半导体器件采用低电压设计技术，很多半导体器件制造厂家纷纷推出３．３Ｖ和２．５Ｖ等一系列超低功耗集成电路。

这样使很多低电压逻辑标准得以广泛应用。

在新一代的银行终端、教育终端等产品的设计过程中，为了降低成本、保持与终端外设的兼容性，还需要在同一系统中采用许多不同逻辑标准的器件，因此在同一系统中不可避免地存在不同供电电压的模块。

如何解决不同的逻辑电平信号间的接口问题，就成了硬件工程师面临的关键技术。

本文结合ＴＦＴ彩色液晶网络终端的设计，详细介绍了几种逻辑电平信号的接口特性，并讨论了它们之间的接口技术。

１ＤＣ／ＤＣ电源变换

传统的线性稳压器，如ＬＭ１１７系列都要求输入电压比输出电压高３Ｖ以上，否则不能正常工作，同时传统的线性稳压器转换效率低，发热量大，所以ＬＭ１１７系列已经不能满足低功耗小体积的应用系统的电源设计要求。

电池供电的便携式设备，对于电源转换效率和散热要求更高，所以必须寻求其他的解决方案。

ＴＦＴ彩色液晶网络终端主板涉及大量的５．０Ｖ和３．３Ｖ逻辑信号，必须有５．０Ｖ和３．３Ｖ两个供电模块。

为了与其它系列终端的外置电源兼容，这里采用国家半导体公司的ＬＭ２５７６从１２Ｖ变换到５Ｖ，再采用ＭＩＣＲＥＬ公司的ＭＩＣ５２０７（或Ｌｉｎｅａｒ公司的ＬＴ１０８６）从５Ｖ变换到３．３Ｖ。

ＬＭ２５７６是基于开关电源技术的低电压输出单片集成电路，内置５２ｋＨｚ的振荡电路，仅仅需要４个外围器件，电源转换效率高达７７％，输出电流最大可达３Ａ，发热量小,电磁辐射小，可靠性高。

面对低电压电源的需求，许多电源芯片公司推出了低压差线性稳压器ＬＤＯ（ＬｏｗＤｒｏｐｏｕｔＲｅｇｕｌａｔｏｒ）。

这种电源芯片的压差可以低至０．２Ｖ～１．３Ｖ，可以实现５Ｖ转３．３Ｖ／２．５Ｖ、３．３Ｖ转２．５Ｖ／１．８Ｖ等要求。

生产ＬＤＯ的公司很多，如ＡＬＰＨＡ、ＬＴ（ＬｉｎｅａｒＴｅｃｈｎｏｌｏｇｙ）、ＮＩ（Ｎａｔｉｏｎａｌｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＩ等。

低压差线性稳压器ＭＩＣ５２０７特别适合手持的电池供电设备，它有一个与ＣＯＭＳ、ＴＴＬ电平兼容的使能控制引脚，便于关断电源降低功耗，其外围电路也特别简单。

２各种逻辑电平信号的电特性

在ＴＦＴ彩色液晶网络终端系统中，中央处理器ＩｎｔｅｌＰＸＡ２５５的Ｉ／Ｏ端口是３．３Ｖ的ＣＭＯＳ结构；ＵＳＢＨｏｓｔ控制器ＳＬ８１１ＨＳ的Ｉ／Ｏ端口是３．３Ｖ的ＣＭＯＳ结构?

熏兼容ＴＴＬ电平；超级Ｉ／Ｏ控制器Ｗ８３９７７ＡＴＦ具有５．０ＶＣＭＯＳ和５．０ＶＴＴＬ两种Ｉ／Ｏ端口。

它们的电平特性如表１所示。

遵守同一逻辑电平标准的不同器件，端口的电特性可能略有不同，即使是同一器件，在不同环境下表现出的电特性也是不同的，所以在设计电路时，一定要具体情况具体分析。

表１中，ＶＯＨ表示输出高电平的最小值；ＶＯＬ表示输出低电平的最大值。

表１ＶＩＨ表示输入高电平的最小值；ＶＩＬ表示输入低电平的最大值。

表１列出了器件的常见电特性，有些集成电路略有差别。

表1PXA255、SL811HS与W83977ATFI/O端口的电平特性

逻辑标准

GND

VCC

VOH（最小值）

VOL（最大值）

VIH（最小值）

VIL（最大值）

3.3VCOMS

0.0V

3.3V

Vcc-0.1V（3.2V）

0.4V

0.8Vcc（2.64V）

0.2Vcc（0.66V）

3.3VTTL

0.0V

3.3V

2.4V

0.4V

2.0V

0.8V

5.0VCMOS

0.0V

5.0V

3.5V

0.4V

0.7Vcc（3.5V）

0.3Voc（1.5V）

5.0VTTL

0.0V

5.0V

2.4V

0.4V

2.0V

0.8V

银行终端需要外接的串口设备多达８个以上，所以解决ＲＳ－２３２Ｃ串口与３．３Ｖ和５．０Ｖ逻辑电平接口也是ＴＦＴ彩色液晶网络终端系统的一项重要技术（实达电脑公司有些终端的串口是ＴＴＬ电平）。

ＲＳ－２３２Ｃ标准是美国ＥＩＡ（电子工业联合会）与ＢＥＬＬ等公司一起开发的、于１９６９年公布的通信协议，全称是ＥＩＡ－ＲＳ－２３２Ｃ。

它适于数据传输速率在０～２００００ｂｐｓ的通信。

这个标准对串行通信接口的有关问题，如信号线功能、电特性都作了明确规定。

由于通信设备厂商都生产与ＲＳ－２３２Ｃ制式兼容的通信设备，因此，它作为一种标准，目前已在微机通信接口中广泛采用。

ＲＳ－２３２Ｃ采用负逻辑，规定＋３Ｖ～＋１５Ｖ任意电压表示逻辑０（或信号有效），－３Ｖ～－１５Ｖ任意电压表示逻辑１（或信号无效）。

目前生产ＴＦＴ液晶显示屏的厂家主要有ＬＧ．ＰＨＩＬＩＰＳ、ＳＡＭＳＵＮＧ、ＳＨＡＲＰ、ＮＥＣ等。

这些显示屏，有的是ＴＴＬ电平接口，有的是ＬＶＤＳ接口。

使用ＴＴＬ电平接口，其有效距离仅为５０ｃｍ?

鸦如果是３．３Ｖ电平，传输距离更短。

在终端应用中，一般是显示屏与主机结合为一体，但是也有显示屏远离主机的情况，所以这里简要介绍一下ＬＶＤＳ信号。

目前ＬＶＤＳ技术在传输距离上有其局限性，一般应用在２０ｍ以下。

ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）是一种小振幅差分信号技术，使用非常低的幅度信号（约３５０ｍＶ）通过一对差分ＰＣＢ走线或平衡电缆传输数据。

ＬＶＤＳ在两个标准中定义：

ＩＥＥＥＰ１５９６．３（１９９６年３月通过），主要面向ＳＣＩ（ＳｃａｌａｂｌｅＣｏｈｅｒｅｎｔＩｎｔｅｒｆａｃｅ）；ＡＮＳＩ／ＥＩＡ／ＥＩＡ－６４４（１９９５年１１月通过），主要定义了ＬＶＤＳ的电特性，并建议了６５５Ｍｂｐｓ的最大速率和１．８２３Ｇｂｐｓ的无失真媒质上的理论极限速率。

在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。

图１为ＬＶＤＳ的原理简图，其驱动器由一个恒流源（通常为３．５ｍＡ）驱动一对差分信号线组成。

在接收端有一个高的直流输入阻抗（几乎不会消耗电流），所以几乎全部的驱动电流将流经１００Ω的终端电阻在接收器输入端产生约３５０ｍＶ的电压。

当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“０”或“１”逻辑状态。

ＬＶＤＳ技术的恒流源模式低摆幅输出意味着ＬＶＤＳ具有很高的传输速度，能较好地抑制共模信号，并行的差分信号降低了周围的电磁干扰，ＣＭＯＳ工艺保证了较低的静态功耗。

另外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，ＬＶＤＳ能比较容易应用于低电压系统中，如３．３Ｖ甚至２．５Ｖ，保持同样的信号电平和性能。

ＬＶＤＳ也易于匹配终端。

无论其传输介质是电缆还是ＰＣＢ走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。

通常，一个尽可能靠近接收输入端的１００Ω终端电阻跨在差分线上即可提供良好的匹配。

３３.３Ｖ和５.０Ｖ电平信号的转换

在混合电压系统中，不同电源电压的逻辑器件互相接口时存在以下几个问题：

第一，加到输入和输出引脚上允许的最大电压限制问题。

器件对加到输入或者输出脚上的电压通常是有限制的。

这些引脚有二极管或者分离元件接到Ｖｃｃ。

如果接入的电压过高，则电流将会通过二极管或者分离元件流向电源。

例如在３．３Ｖ器件的输入端加上５Ｖ的信号，则５Ｖ电源会向３．３Ｖ电源充电。

持续的电流将会损坏二极管和其它电路元件。

第二，两个电源间电流的互串问题。

在等待或者掉电方式时，３．３Ｖ电源降落到０Ｖ，大电流将流通到地，这使得总线上的高电压被下拉到地，这些情况将引