触发器与时序逻辑电路Word文件下载.docx
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ttHt
SdJCKRd
T触发器
SdTCRd
n+1
0Qn
1Qn
C下降沿时刻触发
触发器的主要特点是:
（1）具有0状态和1状态两个稳定状态。
（2）在外部信号作用下能实现状态转换，即翻转。
（3）输入信号消失时具有记忆功能。
触发器的外部信号有：
Rd和Sd，用于将触发器直接置
（1）直接置0（复位）和直接置1（置位）信号
0和直接置1。
（2）时钟脉冲信号C,用于提供时钟脉冲，以使多个触发器同步工作。
（3）外部激励信号，如JK触发器的J、K，用于确定触发器翻转后的状态。
一个触发器的工作状态要由以上3种信号共同作用来决定。
触发器逻辑功能的表
示方法有逻辑状态表或逻辑功能表、波形图等。
9.2.2时序逻辑电路的分析方法
时序逻辑电路可分为同步时序电路和异步时序电路两类。
同步时序电路中所有触
发器在同一个时钟脉冲控制下同时进行状态转换。
异步时序电路中各个触发器不是由同一个时钟脉冲控制，因此各触发器不在同一时刻进行状态转换。
1•同步时序逻辑电路的分析方法
同步时序逻辑电路的分析方法是：
（1）根据电路图写出各触发器的驱动方程，即外部激励信号的逻辑表达式。
（2）根据复位和置位信号的状态确定各触发器的初始状态。
（3）从初始状态开始，根据各个触发器的现态和驱动方程计算J、K的值（JK
触发器）或D的值（D触发器），据此决定各触发器的次态，并将分析结果填入状
态表中，重复这一过程，一直分析到恢复初始状态为止。
（4）根据状态表判断电路的逻辑功能，画出波形图。
2•异步时序逻辑电路的分析方法
异步时序逻辑电路的分析方法与同步时序逻辑电路不同的是，触发器的状态是否
翻转，除了要考虑驱动方程外，还必须考虑时钟脉冲输入端的触发脉冲是否出现。
9.2.3寄存器
用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发
器组合起来构成的。
存放n位二进制代码的寄存器，需用n个触发器来构成。
1•数码寄存器
数码寄存器的数据只能并行输入，并行输出。
如图9.1所示是一个4位数码寄存
器，4位数码D3〜Do在寄存脉冲C的作用下同时存入寄存器中，在取数脉冲的作用下存入的4位数码即可分别从4个与门取出，此后只要不存入新的数码，原来的数码
可重复取出，并一直保持不变，寄存器需要清0时，在RD端加一个清0脉冲即可。
2.移位寄存器
移位寄存器除了具有存储数据的功能外，还可将所存储的数据向左或向右逐位移
动。
如图9.2所示是一个4位右移移位寄存器，4位待存的数码在移位脉冲C的作用
下依次从触发器Fo的数据输入端Do输入，并逐位右移，4个移位脉冲后全部存入寄
存器中，这时可从4个触发器的Q端得到并行的数码输出，如果再经过4个移位脉
冲，则所存的4个数码便逐位从Q3端串行输出。
Q3Q2QiQo
D3D2DiD0
图9.14位数码寄存器
右移输入
移位脉冲清零脉冲
并行输岀
图9.24位右移移位寄存器
3•集成移位寄存器
集成移位寄存器产品较多。
如图9.3所示是4位双向移位寄存器74LS194的引
脚排列图。
74LS194各引脚的功能为：
CR为清0端；
Mo、Mi为工作状态控制端；
Dsr和Dsl分别为右移和左移串行数据输入端；
Do〜D3为并行数据输入端；
Qo〜Q3
为并行数据输出端；
C为移位时钟脉冲。
74LS194的功能表如表9.2所示。
UccQoQiQ2Q3CMiMo
9.2.4计数器
能够记忆输入脉冲个数的电路称为计数器。
计数器按计数过程中各个触发器状态
的更新是否同步，可分为同步计数器和异步计数器；
按计数过程中数值的进位方式，可分为二进制计数器、十进制计数器和N进制计数器；
按计数过程中数值的增减情
况，可分为加法计数器、减法计数器和可逆计数器。
1•二进制计数器
二进制计数器按照二进制数规律计数，如果用n表示二进制代码的位数，用N表
示有效状态数，则在二进制计数器中N2n。
因为一个触发器只能表示一位二进制数，所以n位二进制数计数器需要使用n个触发器，能记的最大十进制数为2n1,
经过n个脉冲循环一次。
3位二进制加法计数器的状态表如表9.3所示。
表9.33位二进制加法计数器的状态表
计数脉冲数
Q2
Q1
Q0
2
3
4
5
6
7
8
（1）异步二进制计数器。
接线规律：
将JK触发器或D触发器接成T/触发器，
计数脉冲C加至最低位触发器的时钟脉冲输入端，其余各触发器的连接规律如表9.4所
示。
3位异步二进制加法计数器的接线图如图9.4所示，其波形图如图9.5所示。
9.4二进制异步计数器级间连接规律
连接规律
T/触发器的触发沿
上升沿
下降沿
加法计数
低位触发器的输岀端Q依次接到相邻高位的时钟脉冲输入端C
减法计数
低位触发器的输岀端Q依次接到
相邻高位的时钟脉冲输入端C
Q2
图9.43位异步二进制加法计数器
C_
由图9.5可知，Qo、Qi和Q2的频率分别为C的1/2、1/4和1/8,即分别对计数
脉冲C二分频、四分频和八分频，因此，计数器也可作为分频器使用。
（2）同步二进制计数器。
将JK触发器或D触发器接成T触发器,
计数脉冲C同时加至所有触发器的时钟脉冲输入端，对于同步二进制加法计数器,
各触发器的驱动方程为Tn1Qn2Qn3Q1Q0。
3位同步二进制加法计数器中各触发器的驱动方程分别为：
To1，£
Qo，T2Q1Q0，接线图如图9.6所示。
图9.63位同步二进制加法计数器
2•十进制计数器
十进制计数器按照十进制数规律计数，状态数
N10，需要使用4个触发器。
使
用最多的十进制计数器是按照
8421码计数的电路，编码表如表
9.5所示。
图9.7同步十进制加法计数器
表9.5十进制加法计数器编码表
8421
编码
十进制数
Q3
Q1Q0
00
10
9
10
12345678910
C一
Qo-
Q1-
Q21
Q3—
图9.8十进制加法计数器的波形图
（2）
9.9所示。
异步十进制计数器。
异步十进制加法计数器的接线图如图
Qi
计数脉冲
清零脉冲
图9.9异步十进制加法计数器
3.N进制计数器
N进制计数器是指除二进制计数器和十进制计数器外的其他进制计数器，即每来
N个计数脉冲，计数器状态重复一次，分析方法与一般时序逻辑电路相同。
利用触发器的直接置0端Rd反馈归0也可以实现N进制计数器，原理是在二进
制计数器的基础上，用直接置0信号Rd在某一状态出现时强迫全部触发器置0。
4.集成计数器
集成4位同步二进制计数器74LS161具有，异步清0、同步并行置数、同步二进制加
法计数和保持功能，引脚排列图和逻辑功能示意图如图9.10所示，功能表如表9.6所示。
利用74LS161构成N进制计数器，可以将第N个状态反馈到异步清0端CR,
迫使计数器清0,第N个状态转瞬即逝，不会计数；
也可以将第N1个状态反馈到
同步置数端LD，将计数器的初始状态置为0。
输入
输出
CRLDCTpCTtC
Q3Q2Q1Q0
CO
表9.6集成同步计数器
74LS161的功能表
X
000
T
D3
D2D1D0
11
计数
保持
74LS290是一种典型的集成异步计数器，具有异步清0、异步置9和异步计数功
能，引脚排列图和逻辑功能示意图如图9.11所示，功能如表9.7所示。
表9.7集成异步计数器74LS290的功能表
输
入
Roa
Rob
S9A
S9B
Co
C1
Q
3Q2Q1Qo
001
J
二进制计数
五进制计数
Qo
8421码十进制计数
5421码十进制计数
利用74LS290构成N进制计数器，同样可将第N个状态反馈到清0端Roa和
Rob，迫使计数器清0,第N个状态转瞬即逝，不会计数。
9.2.5脉冲信号的产生与整形
555定时器是一种将模拟功能与逻辑功能巧妙地结合在一起的中规模集成电路，主要用于定时、检测、控制、报警等方面，其内部结构和引脚排列如图9.12所示。
当2端TR的输入电压低于丄ucc时，定时器输出u。
1；
当6端TH的输入电压高于
—Ucc时，定时器输出Uo0;
当Q1时晶体管V导通，外接电容元件通过V放电。
TH
TR
+UccR
（a）电路结构图
（b）引脚排列图
图9.12555定时器结构和引脚排列图
由555定时器可构成单稳态触发器、多谐振荡器和施密特触发器，其电路结构及主要特点如表9.8所示。
表9.8单稳态触发器、多谐振荡器和施密特触发器的电路结构及主要特点
电路图
波形图
主要参数
单稳
态触
发器
ui
Ucc
84
555
C宁
脉冲宽度：
tp1.1RC
Uc
A
■■■,'
MMl*■■
ZXZKZV
0►t
9.1基本RS触发器的特点是什么？
若Rd和Sd的波形如图9.13所示，设触发
器Q端的初始状态为0,试对应画出输出Q和Q的波形。
Rd
sd―LJ—LJ―LJ―LJ―L
图9.13习题9.1的图
分析基本rs触发器由输入信号Rd和SD直接控制，且当rdSd为oo时不定，
RdSd为01时置0，RdSd为10时置1，RdSd为11时保持。
解基本rs触发器具有如下特点：
（1）触发器的状态不仅与输入信号状态有关，而且与触发器原来的状态有关。
（2）电路具有两个稳定状态，无外来触发信号作用时保持原状态不变。
（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。
（4）在稳定状态下两个输出端的状态Q和Q必须是互补关系，即有约束条件。
根据基本RS触发器的逻辑功能，可画出Q和Q的波形，如图9.14所示。
Rd」|
Q_JL_lI
Q|__|||
图9.14习题9.1解答用图
9.2由或非门构成的基本RS触发器及其逻辑符号如图9.15所示，试分析其逻辑
功能，并根据R和S的波形对应画出Q和Q的波形。
设触发器Q端的初始状态为0。
分析或非门的逻辑功能是有
—R-
S-
RS
图9.15习题9.2的图
1出0,全0出1。
（1）
R
，S
0时
，右（
则Qn10,若Qn1,
贝UQn11,
Qn1Qn
，触发器保持原有状态不变。
0，
S
1时，
Qn1
0,
11，触发器置1。
（3）
1，
0时，
Qn1
Qn
11，触发器置0。
（4）
0,
且在信号消失后，状态不能确疋，
所以触发器
解根据或非门的逻辑功能可知:
所以
不允许出现这种情况。
Q和Q的波形如图9.16所示。
9.3与基本RS触发器相比，同步RS触发器的特点是什么？
设同步RS触发器C、
R、S的波形如图9.17所示，触发器Q端的初始状态为0,试对应画出Q、Q的波形。
RI[
S|]|
图9.17习题9.3的图
分析同步RS触发器在C0时状态保持不变，在C1期间，RS为时保持、RS
为01时置1，RS为10时置0，RS为11时信号撤除后状态不定。
解同步RS触发器的主要特点为：
（1）时钟电平控制。
与基本RS触发器相比，对状态的转变增加了时间控制，
在C1期间接收输入信号，C0时状态保持不变，这样可使多个触发器在同一个时
钟脉冲控制下同步工作，而且增强了抗干扰能力。
但在C1期间，输入信号仍然直
接控制着触发器输出端的状态。
（2）R、S之间有约束。
不允许出现R和S同时为1的情况，否则会使触发器处
于不确定的状态。
根据同步RS触发器的逻辑功能，可画出Q和Q的波形，如图9.18所示，图中虚线所示表示状态不定。
C__|||][||||
R|[
S|II
*I
Q」」
Q-_-1
i|
图9.18习题9.3解答用图
9.4如图9.19所示为由时钟脉冲C的上升沿触发的主从JK触发器的逻辑符号
及C、J、K的波形，设触发器Q端的初始状态为0,试对应画出Q、Q的波形。
分析本题中的JK触发器在时钟脉冲上升沿时刻状态翻转，变化规律为JK为
00时保持、JK为01时置0，JK为10时置1，JK为11时翻转。
解根据JK触发器的逻辑功能，可画出Q和Q的波形，如图9.20所示。
图9.19习题9.4的图
C-
J
K
图9.20习题9.4解答用图
图9.21习题9.5的图
分析本题中的D触发器在时钟脉冲上升沿时刻状态翻转，变化规律为D为0
时触发器置0，D为1时触发器置1。
解根据D触发器的逻辑功能，可画出Q和Q的波形，如图9.22所示。
C
D
9.6试画出在时钟脉冲C作用下如图9.23所示电路Qo、Qi的波形，设触发器Fo、
Fi的初始状态均为0。
如果时钟脉冲C的频率为4000Hz，则Qo、Qi的频率各为多少？
分析当电路由多个触发器级联而成时，一般可由前级向后级逐级分析，各级根
据本级的时钟脉冲和输入信号确定相应的输出端状态及波形。
解
由于JK触发器的J端和K端悬空相当于接咼电平
1，所以F0的驱动方程为
J。
K。
1，故每来一个时钟脉冲
翻转一次。
Fi的驱动方程为JiKiQ0，故当
时钟脉冲
C的上升沿到来时，若
Q°
0则状态不变，若
1则状态翻转。
据此可画
出Q0和
Qi的波形，如图9.24所示。
Q0
JQ
>
CF0
CF
Fi
C°
图9.23习题9.6的图
C
Q0
图9.24习题9.6解答用图
由Q0和Qi的波形图可知，Q0的频率为C的1/2，故f02000Hz，Qi的频率为
Q0的1/2，C的1/4，故fi1000Hz。
9.7电路及C和D的波形如图9.25所示，设电路的初始状态为Q0Q100,试
对应画出Q0、Qi的波形。
图9.25习题9.7的图
分析本题中的两个触发器，F。
为时钟脉冲上升沿时刻翻转的D触发器；
Fi为时
钟脉冲下降沿时刻翻转的JK触发器。
解Fo的驱动方程为DoD，故当时钟脉冲C上升沿到来时，D0时置0,D1时置1。
Fi的驱动方程为JiQo，Ki1，故当时钟脉冲C下降沿到来时，Qo0时置0，Qoi时翻转。
据此可画出Qo和Qi的波形，如图9.26所示。
CI:
I
Qo
QiII
图9.26习题9.7解答用图
图9.27习题9.8的图
解Fo的驱动方程为J。
KoX，Fi的驱动方程为JiKiQo，故Fo在X为o时置o，X为i时置i，Fi在Qo为o时置o，Qo为i时置i。
而YQoQi，故当Qo为i且Qo为o时Yi。
据此可画出Qo、Qi和Y的波形，如图9.28所示。
图9.29习题9.9的图
分析本题电路是在4位右移移位寄存器的输出端Q3与输入端Do之间加一条反
馈线构成的，是一个自循环的右移移位寄存器。
解根据电路的接法和右移移位寄存器的逻辑功能，可列出状态表，如表9.9所
根据状态表即可画出Qo、Qi、Q2和Q3的波形，如图9.30所示。
9.10如图9.31所示电路为由JK触发器组成的移位寄存器，设电路的初始状态为Q0Q1Q2Q30000。
列出该电路输入数码1001的状态表，并画出各Q的波形图。
分析本题电路是一个4位右移移位寄存器，4个JK触发器都接成了D触发器。
解根据电路的接法和右移移位寄存器的逻辑功能，可列出状态表如表9.10所
按照状态表即可画出Q0、Q1、Q2和Q3的波形，如图9.32所示。
表9.9习题9.9的状态表
表9.10习题9.10的状态表
c—_n—_
Qo
Q1|
Q2|_
Q3
图9.32习题9.10解答用图
图9.31习题9.10的图
9.11设如图9.33所示电路的的初始状态为表，并画出其波形图。
图9.33习题9.11的图
分析本题电路是在3位右移移位寄存器的基础上，将Q0、Q1和Q2通过与门反
馈到D0构成的。
解各触发器的驱动方程分别为：
D0Q0Q1Q2，D1Q0，D2Q1，根据电路的
初始状态Q0Q1Q2000及各触发器的驱动方程，可列出状态表如表9.11所示。
按照
状态表即可画出Q0、Q1和Q2的波形，如图9.34所示。
表9.11习题9.11的状态表
o
图9.34习题9.11解答用图
表，如表9.12所示。
由状态表可知，当输入控制信号Xo时，在时钟脉冲CP的作用下，电路的4
个状态按递增规律循环变化，即ooto1t1ot11toof••。
当X1时，在时钟脉
冲CP的作用下，电路的4个状态按递减规律循环变化，即oot11t1oto1too
t…。
可见，该电路既具有加法计数功能，又具有减法计数功能，是一个同步2位二
进制可逆计数器。
图9.35习题9.12的图
表9.12习题9.12的状态表
Y
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