FPGA实验报告文档格式.docx
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实验项目名称
ISE应用基础实验
实验成绩
实验者
肖顺舟
专业班级
通信1102班
组别
同组者
/
实验日期
2014年6月10日
1.ISE9.1使用流程实验
1.1实验目的
（1）熟悉ISE9.1的开发环境，掌握工程的生成方法。
（2）熟悉SEED-XDTKXUPV2Pro实验与仿真设计的环境。
（3）了解PicoBlaze8bit嵌入式微控制器特点。
1.2实验内容
（1）创建工程。
（2）添加HDL资源文件。
（3）配置一个应用程序完成设计。
（4）设计的仿真及实现。
1.3实验准备
（1）将光盘下03.ExamplesofProgram实验程序目录下的01.ISE9.1文件夹复制到E盘根目录下。
（2）将USB下载电缆与计算机及XUPV2Pro板的J8连接好。
（3）将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接。
（4）启动计算机后，将XUPV2Pro板的电源开关SW11打开到“ON”上。
观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。
1.4实验步骤
（1）创建工程
（2）添加HDL资源文件
（3）配置一个应用程序完成设计
（4）设计的仿真
（5）设计的实现
2.ArchitectureWizard与PACE实验
2.1实验目的
（1）熟悉并使用ArchitectureWizard。
（2）掌握如何例化DCM模块单元。
（3）熟悉并使用PACE。
2.2实验内容
（1）使用ArchitectureWizard生成DCM模块单元。
（2）将例化DCM模块单元添加到工程。
（3）使用PACE进行引脚位置锁定。
2.3实验准备
（1）将光盘下03.ExamplesofProgram实验程序目录下的01.ISE9.1文件夹复制到E:
盘根目录下。
观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮,若有不亮的，请断开电源，检查电源。
（5）打开超级终端。
2.4实验步骤
（1）使用ArchitectureWizard生成DCM模块单元
（2）DCM组件的例化
（3）使用PACE进行管脚分配
（4）检查Pad报告并打开超级终端
（5）程序的下载并操作UART实时时钟
3.全局时序约束实验
3.1实验目的
（1）学习使用约束编辑器（ConstraintsEditor）设置全局时序约束。
（2）通过分析映像后的静态时序报告来检验时序约束的实现。
（3）通过分析布局布线后静态时序报告来确认实际的设计效果。
3.2实验内容
通过设置全局时序约束来提高系统时钟频率，用映像后的静态时序报告和布线布局后的静态时序报告来分析设计的性能。
3.3实验准备
（1）将光盘下03.ExamplesofProgram实验程序目录下的01.ISE9.1文件夹复制到E:
观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。
3.4实验步骤
（1）编译范本中的汇编
（2）输入全局时钟约束
（3）输入引脚位置约束
（4）实现设计并进行时序分析
（5）生成软件并进行HDL仿真
数字电路功能与实现
2014年6月1日
1.4位全加器实验
（1）熟悉ISE9.1开发环境，掌握工程的生成方法。
（2）熟悉SEED-XDTKXUPV2Pro实验环境。
（3）了解VerilogHDL语言在FPGA中的使用。
（4）了解4位全加器的VerilogHDL语言实现。
（1）用VerilogHDL语言设计4位全加器，进行功能仿真验证。
（2）使用ChipScope-Pro生成ILA/ICON核，在线观测调试。
（1）将USB下载电缆与计算机及XUPV2Pro板的J8连接好。
（2）将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接。
（3）启动计算机后，将XUPV2Pro板的电源开关SW11打开到ON上。
1.4实验原理
全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。
4位加法器可以采用4个一位全加器级连成串行进位加法器，实现框图如图8.1所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才
能进行，因此它的延迟非常可观，高速运算无法胜任。
全加器的真值表如表所示。
实现代码为
moduleadder4（cout,sum,ina,inb,cin）;
output[3:
0]sum;
outputcout;
input[3:
0]ina,inb;
inputcin;
assign{cout,sum}=ina+inb+cin;
endmodule
1.5实验步骤
（1）创建工程及设计输入
1）在E:
\project\目录下，新建名为count8的新工程。
器件族类型（DeviceFamily）选择“Virtex2P”器件型号（Device）选“XC2VP30ff896-7”综合工具（SynthesisTool）选“XST（VHDL/Verilog）”仿真器（Simulator）选“ISESimulator”
2）设计输入：
在源代码窗口中单击右键，在弹出的菜单中选择“NewSource”，在弹出的对话框中选择“VerilogMoudle”，在右端的“Filename”中输入源文件名adder4，下面各步单击“Next”按钮，然后在弹出的源代码编辑框内输入前面所示的源代码并保存即可。
（2）功能仿真
1）在sources窗口“sourcesfor”中选择“BehavioralSimulation”。
2）由TestBenchWaveForm添加激励源，如图所示。
然后在processes窗口中单击“simulaterbehavioralmodel”即开始仿真，仿真结果如图所示。
（3）用ChipScope进行在线调试
1）生成ChipScope核
代码比较简单，这里只需要ICON和VIO两个核即可。
打开ChipScopeprocoregenerator，下面的图是ICON核的生成过程。
在outputnetlist位置指向adder4所在的路径，在devicefamily里选virtex2p器件。
由于只用了VIO核，所以ICON的控制端口数设置为1。
在接下来的VIO核生成过程中，选定VIO前的复选框进入VIO核的生成过程。
路径也选择adder4所在位置，器件类型为Virtex2p，然后在输入、输出端口设置过程中选定异步输入端口和异步输出端口。
异步输入端口宽度根据ina（4位）、inb（4位）、cin（1位）、sum（4位）、cout（1位）的总位数设定，异步输出端口根据ina（4位）、inb（4位）、cin（1位）的总位数设定，如图所示。
2）添加ICON核与VIO核到工程
单击“file”→“open”，在adder4所在位置找到icon_xst_example.v和vio_xst_example.v文件并打开，将两部分的模块声明加到源代码中endmodule后面，然后分别将icon_xst_example.v和vio_xst_example.v示例中例化模块所用到的代码加到adder4.v相应的位置，并进行修改。
3）在ChipScope里观测调试
单击“AnalyzedesignusingChipScope”进入ChipScopeproanalyzer窗口，单击“”图标，找到前面生成的比特文件，在所用器件名上右键单击后选configuration将bit文件下载到板子上，然后打开vioconsle窗口，在这里即可进行观测调试，调试结果如图所示。
2.七人投票表决器实验
（1）熟悉ISE9.1开发环境，掌握工程的生成方法。
（2）熟悉SEED-XDTKXUPV2Pro实验环境。
（4）通过掌握七人投票表决器的VerilogHDL设计，了解数字电路的设计。
（1）用VerilogHDL语言设计七人投票表决器，进行功能仿真验证。
（2）使用ChipScope-Pro生成VIO/ICON核，在线观测调试。
（1）将USB下载电缆与计算机及XUPV2Pro板的J8连接好。
（2）将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接。
（3）启动计算机后，将XUPV2Pro板的电源开关SW11打开到ON上。
观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。
2.4实验原理
此实验是用7个开关作为表决器的7个输入变量。
输入变量为逻辑“1”时，表示表决者“赞同”；
输入变量为逻辑“0”时，表示表决者“不赞同”。
输出逻辑“1”时，表示表决“通过”；
输出逻辑“0”时，表示表决“不通过”。
当表决器的7个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；
否则为“0”。
七人表决器设计方案很多，比如用多个全加器采用组合电路实现。
用Verilog语言设计七人表决器时，也有多种选择。
我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。
采用行为描述时，可用一个变量来表示选举通过的总人数。
当选举人大于或等于4时为通过，绿灯亮；
反之不通过时，黄灯亮。
描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值的和即可选择输出。
2.5实验步骤
1）在E:
\project\目录下，新建名为voter7的新工程。
器件族类型（DeviceFamily）选择“Virtex2P”器件型号（Device）选“XC2VP30ff896-7”综合工具（SynthesisTool）选“XST（VHDL/Verilog）”仿真器（Simulator）选“ISESimulator”
在ISE中文本编辑中输入的代码参见教程。
2）由TestBenchWaveForm添加激励源，仿真波形如图所示。
（3）生成核并添加核
本实验内容为七人投票表决器，不需要使用ILA核。
因此下面使用核生成法生成一个ICON核和一个VIO核就可以了。
1）首先对生成的工程进行综合。
2）生成核
单击“开始”→“程序”→“ChipScopepro9.1i”→“xilinxChipScopeprocoregenerator”，
弹出如图所示的对话框。
单击“Next”按钮，在下面的对话框中选择生成文件的保存路径，将文件保存到生成的工程目录下，器件系列选择“Virtex2P”，然后单击“Next”按钮，如图所示。
在下一个对话框中选择“HDLlanguage”为Verilog，单击“Generatorcore”，如图所示。
然后生成一个VIO核，如图所示。
3）添加核
在ISE窗口中，单击“File”→“open”，分别打开icon_xst_example和vio_xst_example。
将icon和vio核声明分别添加到源代码endmodule之后，再对源代码做相应的修改。
修改完成后的代码参见教程。
（4）在线调试
1）设计实现：
在工程的资源操作窗（Processes）双击“ImplementDesign”。
2）在实现步骤成功后，单击“GenerateProgrammingFiles”，生成bit流文件。
3）双击“AnalyzeDesignUsingChipScope”，出现ChipScopeProAnalyzer窗口。
双击“”图标，出现以下对话框，单击“OK”按钮，如图所示。
（5）观测调试
双击“VIOconsole”，可以看到异步输入信号和异步输出信号，如图所示。
将异步输出信号按照在代码中设定的内容改为总线形式并重命名，以便更加直观地观测信号。
也可以右键单击各个信号选择“BusRadix”后的“Binary...”将各个信号以十进制的形式显示.
当然，也可以通过修改voter7为不同的二进制数值，然后与正确的结果比较进行验证。
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