EDA技术习题可编辑修改word版文档格式.docx
《EDA技术习题可编辑修改word版文档格式.docx》由会员分享，可在线阅读，更多相关《EDA技术习题可编辑修改word版文档格式.docx（18页珍藏版）》请在冰豆网上搜索。
2.CAD
3.CAE
4.设计准备、设计输入、设计处理、器件编程
5.功能仿真、时序仿真、器件测试
6.文本输入方式、图形输入方式、波形输入方式
7.硬件描述语言
8.前仿真
9.后仿真、延时仿真10．VHDL、VerilogHDL11．自顶向下
12.设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器
13.HDL综合器单项选择题
1．①2.②3.①4.②5.②6.②7.②8.③
第二章EDA工具软件的使用方法
1.QuartusⅡ支持,和等不同的编辑方式.
2.用QuartusⅡ的输入法设计的文件不能直接保持在根目录上,因此设计者在进入设计前,应当在计算机中建立保存文件的.
3.MegaFunctions是QuartusⅡ的库,包括参数可定制的复杂逻辑模块。
4.QuartusII的元件库包括各种逻辑门，触发器和输入输出端口等。
5.Quartus工程中顶层文件的文件名必须和的名称一致.
6.QuartusII的分析与综合优化设置中，提供了,和三种优化选择.
7.指定设计电路的输入\输出端口与目标芯片引脚的连接关系的过程称为.
8.Quartus的完整编译过程包含,,和四个环节.
9.在完成设计电路的输入\输出端口与目标芯片引脚的锁定后,再次对设计电路的仿真称为或.
10.以EDA方式实现的电路设计文件,最终可以编程下载到或芯片中,完成硬件设计和验证.
11.QuartusII的嵌入式逻辑分析仪是一种高效的硬件测试工具，可以通过
接口从运行的设计中捕获内部信号的波形。
12.用嵌入式逻辑分析仪捕获16位总线的信号，如采样深度为2K，则需要消耗
字节的嵌入式RAM容量。
13.在QuartusII中利用可以观察设计电路的综合结果。
14.在给可编程逻辑器件编程时，常用的下载线有和.单项选择题
1.下列硬件描述语言中，QuartusⅡ不支持的是（）.
①VHDL②SystemC③AHDL④VerilogHDL
2.QuartusⅡ工具软件具有（）等功能.
①仿真②综合③设计输入④以上均可
3.使用QuartusⅡ工具软件实现原理图设计输入,应创建（）文件.
①bdf②vhd③bsf④smf
4.QuartusⅡ的设计文件不能直接保护在（）.
①硬盘②根目录③文件夹④工程目录
5.在QuartusⅡ的原理图文件中,正确的总线命名方式是（）。
①a[8]②a[7..0]③a[7:
0]④a[7downto0]
6.在QuartusⅡ集成环境下为图形文件产生一个元件符号的主要用途是（）。
①仿真②编译③综合④被高层次电路设计调用
7.在QuartusⅡ中，不能作为工程顶层文件的格式为（）。
①bdf②v③vhd④smf8．下列选项中，可以用作QuartusII工程顶层实体名的是（）。
①计数器
③WRONG
②XNOR
④DFF
9．QuartusⅡ的波形文件类型是（
）.
①.mif②.vwf
③.vhd④.v
10.QuartusⅡ的存储器初值设定文件类型是（
）。
①.bsf②.mif
③.vwf
④.smf
2.4同步练习参考答案
1.图形、文本、状态机
2.工程目录（文件夹）
3.宏功能元件（参数可设置强函数元件）
4.primitives
5.顶层实体
6.平衡、面积、速度
7.引脚锁定
8.分析与综合、适配、编程、时序分析
9.时序仿真、后仿真
10.FPGA、CPLD
11.SignalTapII、JTAG
12.4K
13.RTL阅读器
14.ByteBlaster、USBBlaster
1．②2.④3.①4.②5.②
6.④7.④8.③9.②10.②
三、VHDL
1.IEEE于1987年将VHDL采纳为标准.
2.一般将一个完整的VHDL程序称为.
3.VHDL设计实体的基本结构由,,,和
等部分构成.
4.和是设计实体的基本组成部分,它们可以构成最基本的VHDL
程序.
5.IEEE于1987年公布了VHDL的语法标准.
6.IEEE于1993年公布了VHDL的语法标准.
7.根据VHDL语法规则,在VHDL程序中使用的文字,数据对象,数据类型都需要
.
8.在VHDL中最常用的库是标准库,最常用的程序包是程序包.
9.VHDL的实体由部分和组成.
10.VHDL的实体声明部分指定了设计单元的或,它是设计实体对外的一个通信界面,是外界可以看到的部分.
11.VHDL的结构体用来描述设计实体的或,它由VHDL语句构成,是外界看不到的部分.
12.在VHDL的端口声明语句中,端口方向包括,,和
13.
VHDL的字符是以括起来的数字，字母和符号。
14.
VHDL的短标识符名必须以后不能为.
后跟若干字母,数字和单个下划线构成,但最
15.VHDL’93的数据对象包括,,和,它们是用来存放各种类型数据的容器.
16.VHDL的变量（VARIABLE）是一个,只能在进程,函数和过程中声明和使用.
17.VHDL的信号（SIGNAL）是一种数值容器,不仅可以容纳,也可以保持
18.VHDL’87的数据类型包括,,和.
19.VHDL的标量型（ScalarType）是单元素的最基本数据类型，包括
,和.
20.在VHDL中,标准逻辑位数据有种逻辑值.
21.VHDL的操作符包括,,和四类.
22.在VHDL中,预定义的可用于检出时钟边沿,完成定时检查,获得未约束的数据类型的范围等.
23.VHDL的基本描述语句包括和.
24.VHDL的顺序语句只能出现在,和中,是按程序书写的顺序自上而下,一条一条的执行.
25.VHDL的并行语句在结构体中的执行是的,其执行方式与语句书写的顺序无关.
26.VHDL的PROCESS（进程）内部是由组成的,但PROCESS语句本身却是
27.VHDL的子程序有和两种类型.
28.VHDL的过程分为过程首和过程体两部分,如需在不同实体中调用需要将它们装入
中.
29.VHDL的函数分为和两部分,如需在不同实体中调用需要将它们装入程序包（Package）中.
30.程序包是利用VHDL语言编写的,其原程序也需要以文件类型保存.单项选择题
1.IEEE于1987年公布了VHDL的（）语法规则。
①IEEESTD1076-1987②RS232
③IEEE.STD_LOGIC_1164④IEEESTD1076-1993
2.IEEE于1993年公布了VHDL的（）语法规则。
3.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为
（）。
①设计输入②设计输出③设计实体④设计结构
4.VHDL的设计实体可以被高层次的系统（）,成为系统的一部分.
①
输入
②输出
③仿真
④调用
5.
VHDL最常用的库是（
）标准库.
①IEEE②STD③WORK④PACKAGE
6.在VHDL的端口声明语句中,用（）声明端口为输入方向.
①IN②OUT③INOUT④BUFFFR
7.在VHDL的端口声明语句中,用（）声明端口为输出方向.
8.在VHDL的端口声明语句中,用（）声明端口为双向方向.
9.在VHDL的端口声明语句中,用（）声明端口为具有读功能的输出方向.
10.在VHDL中用（）来把特定的结构体关联一个确定的实体,为一个大型系统的设计
提供管理和进行工程组织.
①输入
③综合
④配置
11.在VHDL中,45_235_287属于（）文字.
①整数②以数制基数表示的③实数
④物理量
12.在VHDL中,88_670_551.453_909属于（）文字.
13.在VHDL中,16#FE#属于（）文字..
14.在VHDL中,100m属于（）文字.
15.在VHDL短标识符命名规则中,以（）开头的标志符是正确的.
①字母②数字③字母或数字
④下划线
16.在下列标志符中,（）是VHDL的合法标志符.
①4h_adder②h_adder_③h_adder
④_h_adde
17.在VHDL中,（）不能将信息带出对它定义的当前设计单元。
①信号②常量③数据
④变量
18.在VHDL中，（）的赋值是立即发生的，不存在任何延时的行为。
①信号②常量③数据④变量
19.在VHDL中，为目标变量的赋值符号是（）。
①=：
②=③∶=④<
=
20.在VHDL中,为目标信号的赋值符号是（）.
①=:
②=③:
=④<
21.在VHDL中,在定义信号时,可以用（）符号为信号赋初值.
22.在VHDL中,（）是单元素的最基本数据类型,通常用于描述一个单值的数据对象.
①标量型②复合类型③存取类型④文件类型
23.在VHDL中,数组型（Array）和记录型（Record）属于（）数据.
24.在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有（）种逻辑值.
①2②3③8④925.在VHDL的IEEE标准库中,预定义的位数据类型BIT有（）种逻辑值.
①2②3③8④9
26.在VHDL的IEEE标注库中,预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用
（）表示的.
①小写字母②大写字母③大或小写字母④全部是数字
27.在VHDL中,加”+”和减”-“算术运算的操作数据是（）数据类型.
①整型②实型③整型或实型④任意类型
28.在VHDL中，可以用“*”和除“/”算术运算的操作数据是（）。
①INTEGER②STD_LOGIC③BIT_VECTOR④BOOLEAN
29.在VHDL中，用语句（）表示检测clock的上升沿。
①clock’EVENT②clock`EVENTANDclock=’1’
②clock=’1’④clock`EVENTANDclock=’0’
30.在VHDL中，用语句（）表示检测clock的下降沿。
①clock’EVENT②clock’EVENTANDclock=’1’
③clock=’0’④clock’EVENTANDclock=’0’
31.在VHDL中IF语句中至少应有1个条件语句，条件语句必须由（）表达式构成。
①BIT②STD_LOGIC③BOOLEAN④任意
32.在VHDL的CASE语句中,条件句中的"
=>
"
不是操作符,它只是相当于（）的作用.
①IF②THEN③AND④OR
33.在VHDL的FOR_LOOP语句中循环变量的一个临时变量,属于LOOP语句的局部变量,（）事先声明.
①必须②不必③其类型要④其属性要
34.在VHDL中，预计“FORnIN0TO7LOOP”定义循环次数是（）次。
①8②7③0④1
35.在VHDL中，下列用法中可以综合的是（）。
①WAIT②WAITFOR③WAITON④WAITUNTIL
36.在VHDL的并行语句之间，可以用（）来传送往来信息。
①变量②变量和信号③信号④常量
37.在VHDL中，PROCESS结构内部是由（）语句组成的。
①顺序②顺序和并行③并行④任何
38.VHDL的块语句是并行语句结构，它的内部是由（）语句构成的。
①并行和顺序②顺序③并行④任意
39.在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句.
40.在元件例化（COMPONENT）语句中,用（）符号实现名称映射,将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来.
①=②：
=③<
=④=>
41.VHDL的STD库包含TEXTIO程序包,它们是文件（）程序包.
①输入②输入/输出③输出④编辑
42.VHDL的WORK库是用户设计的现行工作库,用于存放（）的工程项目.
①用户自己设计②公共程序③共享数据④图形文件
43.在VHD中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可
以把它们汇集在（
）中.
①实体
②程序库
③结构体
④程序包
3.4同步练习参考答案
1.IEEE#1076
2.设计实体
3.库、程序包、实体、结构体、配置
4.实体，结构体
5.IEEESTD1076-1987（即VHDL’87）
6.IEEESTD1076-1993（即VHDL’93）
7.预先定义
8.IEEE，STD_LOGIC_1164
9.实体声明,结构体
10.输入/输出端口,引脚
11.逻辑结构,逻辑功能
12.IN（输入）、OUT（输出）、INOUT（双向）、BUFFER（具有读功能的输出）
13.单引号
14.字母开头，下划线
15.变量、常量、信号、文件
16.局部变量
17.当前值，历史值
18.标量型、复合型、存取类型、文件类型
19.实数类型、整数类型、枚举类型、时间类型
20.9
21.逻辑操作符（LogicOperator）、关系操作符（RelationalOperator）、算术操作符
（ArithmeticOperator）、符号操作符（SignOperator）
22.属性描述语句
23.顺序语句（）SequentialStatements）,并行语句（ConcurrentStatements）
24.进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）
25.并行运行
26.顺序语句，并行语句
27.过程（PROCEDURE），函数（FUNCTION）
28.程序包（Package）
29.函数首，函数体
30.vhd
1.①2.④3.③4.④5.①6.①7.②8.③9.④10.④11.①12.③13.②14.④15.①
16.③17.④18.④19.③20.④21.③22.①23.②24.④25.①26.②27.①28.①
29.②30.④31.③32.②33.②34.①35.④36.③37.①38.③39.③
40.④41.②42.①43.④
第四章VerilogHDL
1.一个基本的VerilogHDL程序由构成.
2.一个完整的VerilogHDL设计模块包括:
,,和
4个部分.
3.VerilogHDL的模块端口定义用来声明电路设计模块的和.
4.VerilogHDL的模块VerilogHDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向,包括,,和.
5.VerilogHDL的功能描述是用来描述设计模块的和模块端口间的
6.VerilogHDL的功能描述可以用,,和等方法来实现,通常把确定这些设计模块描述的方法称为建模.
7.在VerilogHDL中的常数包括,和三种.
8.VerilogHDL的数字可以用,,和
4种不同数制来表示.
9.VerilogHDL的字符串是用双引号括起来的,它必须包含在.
10.VerilogHDL的简单标识符可以是字母,数字，下划线"
_"
和货币符号"
$"
等符号组成的任意序列,但首字符不能是.
11.VerilogHDL的标识符的字符数不能多于个.
12.在定义VerilogHDL的标识符时.大小写字母是的.
13.如果VerilogHDL操作符的操作数只有1个,称为操作;
如果操作符的操作数有2个,称为操作;
如果操作符的操作数有3个,称为操作.
14.在进行VerilogHDL的位运算时,当两个操作数的位宽不同时,计算机会自动将两个操作数按对齐,位数少的操作数会在高位用补齐.
15.在进行VerilogHDL的关系运算时,如果关系是真,则计算结果为;
如果关系是假,则计算结果是;
如果某个操作数的值不定,则计算结果为
16.在VerilogHDL的"
与缩减"
运算中,只有操作数中的数字全为时,结果才为1.
17.VerilogHDL的条件操作符"
?
:
的操作数有个.
18.VerilogHDL的变量分为和两种.
19.VerilogHDL的register型变量是一种数值容器,不仅可以容纳,也可以保持
这一属性与触发器或寄存器的记忆功能有很好的对应关系.
20.在VerilogHDL中register型变量有,,和4种.
21.VerilogHDL的连续赋值语句的关键字是,赋值符号是.
22.在VerilogHDL的阻塞赋值语句中,赋值号”=”左边的赋值变量必须是
型变量.
23.在VerilogHDL的非阻塞赋值语句中,赋值号是,赋值变量必须是
24.在VerilogHDL的if语句中,系统对表达式的值进行判断,若值为0,x或z,则按
处理,若为1,则按处理.
25.在VerilogHDL中,使用关键字说明事件时有输入信号的上述沿触发的;
使用关键字声明事件是由输入信号的下降沿触发的.
26.VerilogHDL的always块语句中的语句是语句,always块本身却是
语句.
27.在VerilogHDL中,行为描述包括,和3种抽象级别.
28.在VerilogHDL中,结构描述包括和两种抽象级别.单项选择题
1.目前VerilogHDL被IEEE公布的标准是（）.
①IEEESTD1076-1987②IEEE#1064-1995
③IEEE.STD_LOGIC_1164④IEEESTD1076-1993
2.VerilogHDL是由（）语言演化来的。
①BASIC②C语言
③PASCAL④VHDL
3.一个能为VerilogHDL综合器接受，并能作为一个独立的设计单元的完整的VerilogHDL程序称为（）。
①设计输入②设计输出③设计模块④设计结构
4.VerilogHDL的设计模块可以被高层次的系统（），成为系统的一部分。
①输入②输出③仿真④调用
5.VerilogHDL的模块端口定义用来声明电路设计模块的（）端口。
①输入②输出③双向④全部输入/输
出
6.在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。
①input②output③inout④以上均可
7.在VerilogHDL的端口声明语句中，用（）关键字声明端口为输入方向。
①input②INPUT③IN④output
8.在Ve
升级会员 