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1、2.CAD3.CAE4.设计准备、设计输入、设计处理、器件编程5.功能仿真、时序仿真、器件测试6.文本输入方式、图形输入方式、波形输入方式7.硬件描述语言8.前仿真9.后仿真、延时仿真10VHDL、Verilog HDL 11自顶向下12.设计输入编辑器、仿真器、HDL 综合器、适配器（或布局布线器）、下载器13.HDL 综合器单项选择题1 2. 3. 4. 5. 6. 7. 8.第二章 EDA 工具软件的使用方法1.Quartus支持 , 和 等不同的编辑方式.2.用 Quartus的输入法设计的文件不能直接保持在根目录上,因此设计者在进入设计前,应当在计算机中建立保存文件的 .3.Mega

2、Functions 是 Quartus的 库,包括参数可定制的复杂逻辑模块。4.QuartusII 的 元件库包括各种逻辑门，触发器和输入输出端口等。5.Quartus 工程中顶层文件的文件名必须和 的名称一致.6.QuartusII 的分析与综合优化设置中，提供了 , 和 三种优化选择.7.指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为 .8.Quartus 的完整编译过程包含 , , 和 四个环节.9.在完成设计电路的输入输出端口与目标芯片引脚的锁定后,再次对设计电路的仿真称为 或 .10.以 EDA 方式实现的电路设计文件,最终可以编程下载到 或 芯片中,完成硬件设计和验证

3、.11.QuartusII 的嵌入式逻辑分析仪 是一种高效的硬件测试工具，可以通过 接口从运行的设计中捕获内部信号的波形。12.用嵌入式逻辑分析仪捕获 16 位总线的信号，如采样深度为 2K，则需要消耗 字节的嵌入式 RAM 容量。13.在 QuartusII 中利用 可以观察设计电路的综合结果。14.在给可编程逻辑器件编程时，常用的下载线有 和 . 单项选择题1.下列硬件描述语言中，Quartus不支持的是（ ）.VHDL SystemC AHDL VerilogHDL2.Quartus工具软件具有（ ）等功能.仿真 综合 设计输入 以上均可3.使用 Quartus工具软件实现原理图设计输入

4、,应创建（ ）文件.bdf vhd bsf smf4.Quartus的设计文件不能直接保护在（ ）.硬盘 根目录 文件夹 工程目录5.在 Quartus的原理图文件中,正确的总线命名方式是（ ）。a8 a7.0 a7:0 a7 downto 06.在 Quartus集成环境下为图形文件产生一个元件符号的主要用途是（ ）。仿真 编译 综合 被高层次电路设计调用7.在 Quartus中，不能作为工程顶层文件的格式为（ ）。bdf v vhd smf 8下列选项中，可以用作 QuartusII 工程顶层实体名的是（ ）。计数器WRONGXNORDFF9Quartus的波形文件类型是（）.mif .v

5、wf.vhd .v10.Quartus的存储器初值设定文件类型是（）。.bsf .mif.vwf.smf2.4 同步练习参考答案1.图形、文本、状态机2.工程目录（文件夹）3.宏功能元件（参数可设置强函数元件）4.primitives5.顶层实体6.平衡、面积、速度7.引脚锁定8.分析与综合、适配、编程、时序分析9.时序仿真、后仿真10.FPGA、CPLD11.SignalTapII、JTAG12.4K13.RTL 阅读器14.ByteBlaster、USB Blaster1 2. 3. 4. 5. 6. 7. 8. 9. 10. 三、VHDL1.IEEE 于 1987 年将 VHDL 采纳为

6、 标准.2.一般将一个完整的 VHDL 程序称为 .3.VHDL 设计实体的基本结构由 , , , 和 等部分构成.4. 和 是设计实体的基本组成部分,它们可以构成最基本的 VHDL程序.5.IEEE 于 1987 年公布了 VHDL 的 语法标准.6.IEEE 于 1993 年公布了 VHDL 的 语法标准.7.根据 VHDL 语法规则,在 VHDL 程序中使用的文字,数据对象,数据类型都需要 .8.在 VHDL 中最常用的库是 标准库,最常用的程序包是 程序包.9.VHDL 的实体由 部分和 组成.10.VHDL 的实体声明部分指定了设计单元的 或 ,它是设计实体对外的一个通信界面,是外界

7、可以看到的部分.11.VHDL 的结构体用来描述设计实体的 或 ,它由 VHDL 语句构成,是外界看不到的部分.12.在 VHDL 的端口声明语句中,端口方向包括 , , 和13.VHDL 的字符是以 括起来的数字，字母和符号。14.VHDL 的短标识符名必须以后不能为 .,后跟若干字母,数字和单个下划线构成,但最15.VHDL93 的数据对象包括 , , 和 ,它们是用来存放各种类型数据的容器.16.VHDL 的变量（VARIABLE）是一个 ,只能在进程,函数和过程中声明和使用.17.VHDL 的信号（SIGNAL）是一种数值容器,不仅可以容纳 ,也可以保持18.VHDL87 的数据类型包

8、括 , , 和 .19.VHDL 的标量型（Scalar Type）是单元素的最基本数据类型，包括 , , 和 .20.在 VHDL 中,标准逻辑位数据有 种逻辑值.21.VHDL 的操作符包括 , , 和 四类.22.在 VHDL 中,预定义的 可用于检出时钟边沿,完成定时检查,获得未约束的数据类型的范围等.23.VHDL 的基本描述语句包括 和 .24.VHDL 的顺序语句只能出现在 , 和 中,是按程序书写的顺序自上而下,一条一条的执行.25.VHDL 的并行语句在结构体中的执行是 的,其执行方式与语句书写的顺序无关.26.VHDL 的 PROCESS（进程）内部是由 组成的,但 PRO

9、CESS 语句本身却是27.VHDL 的子程序有 和 两种类型.28.VHDL 的过程分为过程首和过程体两部分,如需在不同实体中调用需要将它们装入 中.29.VHDL 的函数分为 和 两部分, 如需在不同实体中调用需要将它们装入程序包（Package）中.30.程序包是利用 VHDL 语言编写的,其原程序也需要以 文件类型保存. 单项选择题1.IEEE 于 1987 年公布了 VHDL 的（ ）语法规则。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19932.IEEE 于 1993 年公布了 VHDL 的（ ）语法规则。3

10、.一个能为 VHDL 综合器接受，并能作为一个独立的设计单元的完整的 VHDL 程序称为（ ）。设计输入 设计输出 设计实体 设计结构4.VHDL 的设计实体可以被高层次的系统（ ）,成为系统的一部分.输入输出仿真调用5.VHDL 最常用的库是（）标准库.IEEE STD WORK PACKAGE6.在 VHDL 的端口声明语句中,用（ ）声明端口为输入方向. IN OUT INOUT BUFFFR7.在 VHDL 的端口声明语句中,用（ ）声明端口为输出方向.8.在 VHDL 的端口声明语句中,用（ ）声明端口为双向方向.9.在 VHDL 的端口声明语句中,用（ ）声明端口为具有读功能的输出

11、方向.10.在 VHDL 中用（ ）来把特定的结构体关联一个确定的实体,为一个大型系统的设计提供管理和进行工程组织. 输入综合配置11. 在 VHDL 中,45_235_287 属于（ ）文字.整数 以数制基数表示的 实数物理量12. 在 VHDL 中,88_670_551.453_909 属于（ ）文字.13. 在 VHDL 中,16#FE#属于（ ）文字.14. 在 VHDL 中,100m 属于（ ）文字.15. 在 VHDL 短标识符命名规则中,以（ ）开头的标志符是正确的.字母 数字 字母或数字下划线16. 在下列标志符中,（ ）是 VHDL 的合法标志符.4h_adder h_add

12、er_ h_adder_h_adde17. 在 VHDL 中,（ ）不能将信息带出对它定义的当前设计单元。 信号 常量 数据变量18.在 VHDL 中，（ ）的赋值是立即发生的，不存在任何延时的行为。 信号 常量 数据 变量19.在 VHDL 中，为目标变量的赋值符号是（ ）。=： = = =20.在 VHDL 中,为目标信号的赋值符号是（ ）.=: = := 不是操作符,它只是相当于（ ）的作用.IF THEN AND OR33.在 VHDL 的 FOR_LOOP 语句中循环变量的一个临时变量,属于 LOOP 语句的局部变量,（ ）事先声明. 必须 不必 其类型要 其属性要34.在 VHDL

13、 中，预计“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。8 7 0 135.在 VHDL 中，下列用法中可以综合的是（ ）。 WAIT WAIT FOR WAIT ON WAIT UNTIL36.在 VHDL 的并行语句之间，可以用（ ）来传送往来信息。变量 变量和信号 信号 常量37.在 VHDL 中，PROCESS 结构内部是由（ ）语句组成的。顺序 顺序和并行 并行 任何38.VHDL 的块语句是并行语句结构，它的内部是由（ ）语句构成的。并行和顺序 顺序 并行 任意39.在 VHDL 中，条件信号赋值语句 WHEN_ELSE 属于（ ）语句.40.在元件例化（CO

14、MPONENT）语句中,用（ ）符号实现名称映射,将例化元件端口声明语句中的信号名与 PORT MAP（）中的信号名关联起来. = ：= 41.VHDL 的 STD 库包含 TEXTIO 程序包,它们是文件（ ）程序包.输入 输入/输出 输出 编辑42.VHDL 的 WORK 库是用户设计的现行工作库,用于存放（ ）的工程项目.用户自己设计 公共程序 共享数据 图形文件43.在 VHD 中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可以把它们汇集在（）中.实体程序库结构体程序包3.4 同步练习参考答案1. IEEE#10762.设计实体3.库、程序包、实体、结构体、配置4

15、.实体，结构体5. IEEE STD 1076-1987（即 VHDL 87）6. IEEE STD 1076-1993（即 VHDL93）7.预先定义8.IEEE，STD_LOGIC_11649.实体声明,结构体10.输入/输出端口,引脚11.逻辑结构,逻辑功能12.IN（输入）、OUT（输出）、INOUT（双向）、BUFFER（具有读功能的输出）13.单引号14.字母开头，下划线15.变量、常量、信号、文件16.局部变量17.当前值，历史值18.标量型、复合型、存取类型、文件类型19.实数类型、整数类型、枚举类型、时间类型20. 921.逻辑操作符（Logic Operator）、关系操作

16、符（Relational Operator）、算术操作符（Arithmetic Operator）、符号操作符（Sign Operator ）22.属性描述语句23.顺序语句（）Sequential Statements）,并行语句（Concurrent Statements ）24.进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）25.并行运行26.顺序语句，并行语句27.过程（PROCEDURE），函数（FUNCTION）28.程序包（Package）29.函数首，函数体30.vhd1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 1

17、3. 14. 15.16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28.29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39.40. 41. 42. 43.第四章 Verilog HDL1.一个基本的 Verilog HDL 程序由 构成.2.一个完整的 Verilog HDL 设计模块包括: , , ,和 4 个部分.3.Verilog HDL 的模块端口定义用来声明电路设计模块的 和 .4.Verilog HDL 的模块 Verilog HDL 模块的 T/O 声明用来声明模块端口定义中各端口数据流动方向,包

18、括 , ,和 .5.Verilog HDL 的功能描述是用来描述设计模块的 和模块端口间的6.Verilog HDL 的功能描述可以用 , , 和 等方法来实现,通常把确定这些设计模块描述的方法称为建模.7.在 Verilog HDL 中的常数包括 , 和 三种.8.Verilog HDL 的数字可以用 , , 和 4 种不同数制来表示.9.Verilog HDL 的字符串是用双引号括起来的 ,它必须包含在 .10.Verilog HDL 的简单标识符可以是字母,数字，下划线_和货币符号$等符号组成的任意序列,但首字符不能是 .11.Verilog HDL 的标识符的字符数不能多于 个.12.

19、在定义 Verilog HDL 的标识符时.大小写字母是 的.13.如果Verilog HDL 操作符的操作数只有1 个,称为 操作;如果操作符的操作数有 2 个,称为 操作;如果操作符的操作数有 3 个,称为 操作.14.在进行Verilog HDL 的位运算时,当两个操作数的位宽不同时,计算机会自动将两个操作数按 对齐,位数少的操作数会在高位用 补齐.15.在进行 Verilog HDL 的关系运算时,如果关系是真,则计算结果为 ;如果关系是假,则计算结果是 ;如果某个操作数的值不定,则计算结果为16.在Verilog HDL 的与缩减运算中,只有操作数中的数字全为 时,结果才为1.17.

20、Verilog HDL 的条件操作符?:的操作数有 个.18.Verilog HDL 的变量分为 和 两种.19.Verilog HDL 的 register 型变量是一种数值容器,不仅可以容纳 ,也可以保持 ,这一属性与触发器或寄存器的记忆功能有很好的对应关系.20.在 Verilog HDL 中 register 型变量有 , , 和 4 种.21.Verilog HDL 的连续赋值语句的关键字是 ,赋值符号是 .22.在 Verilog HDL 的阻塞赋值语句中,赋值号”=”左边的赋值变量必须是 型变量.23.在 Verilog HDL 的非阻塞赋值语句中,赋值号是 ,赋值变量必须是24

21、.在 Verilog HDL 的 if 语句中,系统对表达式的值进行判断,若值为 0,x 或 z,则按 处理,若为 1,则按 处理.25.在 Verilog HDL 中,使用 关键字说明事件时有输入信号的上述沿触发的; 使用 关键字声明事件是由输入信号的下降沿触发的.26.Verilog HDL 的 always 块语句中的语句是 语句,always 块本身却是 语句.27.在Verilog HDL 中,行为描述包括 , 和 3 种抽象级别.28.在 Verilog HDL 中,结构描述包括 和 两种抽象级别. 单项选择题1.目前 Verilog HDL 被 IEEE 公布的标准是（ ）. I

22、EEE STD1076-1987 IEEE#1064-1995 IEEE.STD_LOGIC_1164 IEEESTD1076-19932.Verilog HDL 是由（ ）语言演化来的。 BASIC C 语言 PASCAL VHDL3.一个能为 Verilog HDL 综合器接受，并能作为一个独立的设计单元的完整的 Verilog HDL 程序称为（ ）。 设计输入 设计输出 设计模块 设计结构4.Verilog HDL 的设计模块可以被高层次的系统（ ），成为系统的一部分。 输入 输出 仿真 调用5.Verilog HDL 的模块端口定义用来声明电路设计模块的（ ）端口。 输入 输出 双向 全部输入/输出6.在 Verilog HDL 模块的 I/O 声明中，用来声明端口数据流动方向的关键字包括（ ）。input output inout 以上均可7.在 Verilog HDL 的端口声明语句中，用（ ）关键字声明端口为输入方向。input INPUT IN output8.在 Ve