胡少华 110404128 开题报告DOCWord文档格式.docx

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随着现在工业和技术的不断提高，传统的分离元件式模拟信号发生器频率稳定性低、可靠性差，已经不能满足实际应用的需要，所以就必须有频率稳定度性、精确度更高的信号发生器解决这个问题。

为了避免传统通信信号发生器的信号发生技术带来的诸多不便，同时随着数字信号处理和集成电路技术的发展，直接数字频率合成技术（DDS）被广泛的应用到信号发生器的发生和制作当中。

为了迎合大部分普通用户以及适应市场需求，绝大多数的数字频率集成芯片只能产生传统正弦波、矩形波、三角波等常用周期波形。

在传统的模拟调制系统实现中，大多数是采用模拟乘法器加滤波器的方法来实现，这样就造成了精度低、可控性差、抗干扰能力弱的特点。

虽然，现有的一些主流商用数字频率合成也提供某些模拟调制的功能，但是，这种专用数字频率合成芯片把所有功能集中在一块芯片上,必然导致可控性不够灵活，而且性能会受到影响。

这时如果能充分利用现场可编程门阵列（FPGA）的可重复编程性、资源的丰富性以及高速等性能，利用数字频率合成技术，可以实现一个高灵活性的、高可控性的模拟调制系统。

除了能产生专用数字频率合成芯片所具备的单频连续波、非连续波、各种形式的线性调频信号以外,还可以轻松实现各种复杂的非线性调频信号、模拟调制信号，这些灵活性能和现场可编程是数字频率合成芯片所不能达到的。

进而说现场可编程门阵列器件的高速、高可靠性和现场可编程等优点，已开始广泛应用于数字电路设计、微处理器系统、数字信号处理、通信及等不同的科技领域。

因此利用可编程门阵列器设计信号发生器具有相当高的优越性和非常广阔的应用前景。

FPGA函数信号发生器用直接数字频率合成技术，使之具有以下优点：

1、频率切换速度快；

2、输出相位噪声低；

3、可以产生任意波形；

4、全数字化实现，便于集成，体积小，重量轻；

5、灵活的接口和控制方式；

6、比专用芯片功耗也低。

DDS实现原理

DDS实现基本原理如图1所示。

电路一般包括基准时钟fc、频率累加器、相位累加器PA、幅度/相位转换电路（即波形存储器Memory）、D/A转换器DAC和低通滤波器LPF等部分组成。

DDS的工作原理实质上是以数控方式产生频率与相位均可控的波形。

频率累加器对输入信号进行累加运算,产生频率控制数据X或相位步进量;

相位加器由N位全加器和N位累加寄存器级联而成,对代表频率的2进制码进行累加运算,产生累加结果Y;

幅度/相位转换电路实质是一个波形存储器,以供查表使用。

读出的数据送入D/A转换器和低通滤波器;

工作过程为每来一个时钟脉冲,N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的输入端。

累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制数据X相加;

另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图1中的Memory）,幅度/相位转换电路根据该地址值输出相应的波形数据。

最后经数/模转换和低通滤波器将波形数据转换成所需的模拟波形。

相位累加器在基准时钟的作用下,进行线性相位累加,当相位累加器累加满量时就会产生一次溢出,这样就完成了一个周期,这个周期也就是DDS合成信号的一个频率周期。

其主要关系式如下:

输出频率f0=（X/Y）·

fc

其中Y=2N

（1）

频率分辨率Δf=fc/2N

（2）

相位增量ΔФ=K*2π/2N（3）

其中X为频率控制字,N为相位累加器位数,fc为标准时钟频率。

采用直接数字式频率合成器构成波形发生器,用随机读写存储器RAM存储所需波形的量化数据,按照不同频率要求以频率控制字X为步进对相位增量进行累加,以累加相位值作为地址码读取存放在存储器内的波形数据,D/A转换和幅度控制,再滤波即可得所需波形。

DDS具有相对带宽很宽、频率转换时间极短（可小于20ns）、频率分辨率可以做得很高（典型值为0.001Hz）等优点,另外,由于全数字化结构集成,频率、相位和幅度都可以程控调节。

2以FPGA（EP2C8Q208）为核心设计DDS数字函数信号发生器根据基于DDS技术的数字函数信号发生器系统设计要求,整体设计框图如图2所示。

图1DDS原理框图

Fig.1TheblockdiagramofDDS’sprinciple

图2系统框图

Fig.2theblockdiagramofthesystem

2.1系统构成

系统由七个模块构成:

键盘电路。

本系统由于按键较多,为节省I/O口和简化硬件电路,故采用5×

4的行列式键盘（黄乡生,2007）。

用线反转法编程行线和列线,控制位于行、列的交叉点上的按键,用于设置频率控制值和幅度大小。

5×

4的行列式键盘包括

（1）数字0～9和小数点、星号＊;

（2）波形选择:

正弦、三角、方波;

（3）步进+、-;

（4）功能键:

“频率”、“幅度”选择和“确定”。

软件设计包括键盘扫描、延迟消抖、键值译码与键值存储、功能译码等。

显示电路。

为了节约FPGA的I/O,采用通常使用的动态显示方法（黄乡生,2007）显示波形频率与峰值。

①AlteraInc.2008.DataBook.AlteraCorporation.FPGA（EP2C8Q208）模块。

采用Altera公司EP2C8Q208芯片做中央处理器并实现DDS原理①。

如前所述,直接数字合成DDS的具体实现方法是:

首先把需要产生的任意波形进行离散化后,存入一定容量的存储器单元中。

在控制电路的协调控制第4期黄乡生等:

基于DDS和FPGA的数字函数信号发生器设计和实现391下,按照信号波形数据点的输出次序,以一定的速率,重复地将波形数据依次发送给D/A转换器转换成相应的模拟信号,通过低通滤波、驱动输出,得到需要的波形,其基本原理如图1所示。

频率控制一方面控制时钟的分频信号,另一方面控制地址发生器的步长。

波形控制主要是控制地址发生器的起始地址,使地址发生器产生的地址与存储器中的波形数据相对应,这样可以在一个RAM中存储多个不同的波形。

波形存储器采用高速大容量的Flash存储器,把不同波形数据顺序的放入不同的存储空间。

波形存储器也可以采用双RAM,根据需要随时更改波形。

系统中存储器的最大速度将直接影响波形合成的最大频率。

AD7520波形输出电路。

将FPGA的波形数据转化成模拟信号输出。

D/A转换是把波形对应的数字量快速地转化为对应波形的模拟信号。

D/A的性能与合成的频率和精度有关,一般情况下,位数越多合成波形的精度越高;

速度越快,合成频率越高。

DAC0832幅度控制电路。

利用DAC0832内部的电阻分压网络,将其作为数控电位器使用。

将DA7520的输出波形作为DAC0832的电压基准源输人,其输出波形幅度为V=（N/256）×

Vin,其中N为FPGA输入的幅度控制字。

通过一个简单的电阻分压网络调整运放输出为±

12V峰-峰值,由FPGA将幅度控制字送入DAC0832,将输入的控制字转化成模拟量作为输出信号即得到波形。

由于DAC0832是8位数模转换器,即n=8,分辨率为12V/2n=46.875mV,即二进制数最低位的变化可引起输出的模拟电压变化为46.875mV,从而可实现峰-峰值0.1V步进调整。

滤波电路和功放电路。

对输出波形进行滤波,并增加驱动负载的能力。

稳压电源电路。

提供系统的电源。

2.2软件系统设计

系统软件设计采用硬件描述语言VerilogHDL。

在QuartusII集成开发平台下进行程序设计、调试和仿真。

软件设计完成键盘监控及键值处理、波形产生模块、D/A幅度控制和幅度显示。

总体采用自顶向下的设计方法,在每个模块中采用数据流设计方法。

主要介绍地址发生器模块即波形产生模块的实现。

地址发生器是将相位累加器和波形控制字即波形数据等集合在一起,可以用大规模FPGA实现。

图3显示的是用VerilogHDL语言设计的程序框图。

图3地址发生器程序框图

Fig.3Theblockdiagramoftheaddressgenerator

Fig.3Theblockdiagramoftheaddressgenerator将连续信号进行离散化变成数字信号,取一个周期函数中的等分点m≥20时,信号的拟合性比较理想。

考虑到数字信号的二进制特性,可选择m为32,64,128,256等2的幂函数。

每个单元储存信息的位数n决定了输出电压信号的分辨率,位数越多量化误差越小。

由于储存的函数编码输出给D/A转换器,存储的函数编码字长必须与D/A转换器的位数相同。

存储器的数据直接控制AD7520的

数据口D9～D0,存储器地址由地址计数器控制。

系统运行时,地址计数器按一定周期变化,控制存储器按序取出相应的函数编码值以改变输出电压幅度。

由于正弦波、三角波和方波都具有周期性,故只需将一个周期的波形离散化即可。

每种波形一个周期取1024个数据,共有三种波形,因此数据个数为3072。

波形数据定制程序采用MATLAB语言编写。

再利用MegaWizardPlug-InManager定制波形数据ROM。

根据波形控制字,将地址指针和对应的波形数据地址一一对应（表1）。

表1波形地址分配

Tab.1Thelocationofwave′saddress

波形控制值波形波形数据地址

001正弦波0～1023

010三角波1024～2047

100方波2048～3095

控制字计算模块的基本原理即DDS频率的计

算公式f0=（fc*N）/2k,源代码略。

3结语

基于DDS的数字函数信号发生器是在QuartusⅡ集成开发平台下,采用硬件描述语言Verilog和数字集成芯片FPGA（EP2C8Q208）设计实现,输出信号频率和幅度可调。

频率范围0.02～200kHz,峰-峰值VPP=12V,频率分辨率Δf=1Hz,峰-峰值步进ΔVPP=0.1V。

采用FPGA实现DDS的方法与采用专用DDS芯片相比,具有可控性好、信号质量较高、成本较低等突出优势。

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70-72.[15]AlteraCorporationComponentSeleetorGuidexv+walteraxomDataBook1999,Altera

毕业设计（论文）开题报告

２．根据课题要求及文献综述，给出本课题要研究或解决的问题和拟采用的研究手段（途径）：

开题报告

1.课题题目

基于EDA技术的智能函数信号发生器的设计

2.本课题的目的和意义

函数发生器在的现代电子技术中有着广泛的应用。

本课题研究的技术对一般电路系统的设计具有重要意义。

基于FPGA的函数信号发生器是实现正弦波、三角波、矩形波的生成、步进调制并且在液晶显示屏上实时显示频率值、波形类型、输出电压有效值的系统。

通过本设计可以加强自己对VHDL语言、分频器、相位累加器、DA转换、低通滤波器等许多知识的认识和独立解决问题的能力。

设计的现实意义在于其具有频率转换快、分辨率高、频率合成范围宽、相位噪声低的优点，可以更广泛的应用于电子技术试验、医疗、自动控制系统以及其它许多领域。

而且随着我国经济和科技的发展，对相应的测试仪器和测试手段提出了更高的要求，而波形发生器已成为测试仪器中至关重要的一类，因此开发波形发生器具有很大的意义。

3.研究或解决的问题及工作内容

查阅搜集相关资料，调查目前FPGA信号发生器的主要性能、历史发展、社会需求以及在该领域国内外的研究现状等问题。

在此基础之上对函数信号发生器系统进行建模，并构造信号发生器组成框图。

下载开发工具，根据实际系统展开。

从VHDL语言、分频器、相位累加器、DA转换、低通滤波器和显示模块分别进行设计方案的分析和论证，并选择出最佳方案。

本课题利用EDA技术，采用QuartusII开发工具，基于VHDL语言，并在FPGA硬件上实现，首先对时钟信号进行分频，然后进行相位累加，对输出的波形进行存储，再通过DA转换，最后低通滤波输出高质量信号。

通过对QuartusII开发工具下载、仿真进行研究，给出了用VHDL语言设计出调制部分的总模块。

仿真通过后，形成顶层文件完成系统的整体设计，最后将软硬件相互结合，下载至EDA实验板上的FPGA芯片，进行硬件测试，实现信号的可靠输出,验证了设计的正确性。

4.拟采用的研究方法

本设计使用开发工具QuartusII软件，对于每种波形的产生，都需要认真做好仿真。

预期目标：

1.学习应用QuartusII仿真软件，学习VHDL语言，为系统的设计奠定基础。

2.对所设计的各个模块进行系统组装，对每一个模块进行系统调试，使系统能够稳定的工作。

3.编写好的程序烧写入EDA实验板，打开电源运行程序，进行试验验证并记录数据

3.编写好的程序烧写入EDA实验板，打开电源运行程序，进行试验验证并记录数据。

指导教师意见：

1．对“文献综述”的评语：

2．对“开题报告”（课题的深度、广度及工作量）的评语和对设计（论文）结果的预测：

成绩

指导教师

年月日

所在专业审查意见：

负责人：

年月日