大学毕业生实习报告万能模板Word格式文档下载.docx
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这就需要从事该职业的人，了解一些比较复杂的原理，例如：
半导体物理、固体物理、器件物理等。
因此，从事该职位的人应该具有如下的工作职能：
工艺分析
工艺分析，是指集成电路版图工程师，根据电路设计者的要求（例如：
针对电路的组成部分选择工艺流程，根据电路对电压、增益、电流、精度的要求选择工艺厂商等），以及对芯片面积的预估，封装管壳的确定，对工艺参数进行分析的过程。
与工艺厂商沟通
与工艺厂商沟通，其目的是了解工艺线的制作流程，选择MPV或者大版以及工艺厂的流片安排。
向相应的工艺厂出据Tooling单和芯片的圭寸装管脚图，并在芯片制作完成以后对工艺厂商提供的PCM参数表进行相应的分析。
库模型建立
在与工艺厂商沟通的过程中，了解工艺线的PCELL模型，并在Virtuoso上
建立相应的库模型，包括：
PCELL模型、ESD模型、电容阵列模型等，并编写相应的.tf文件和display.drf文件。
结合电路进行版图设计
根据电路设计者提供的电路结合对电流大小，匹配精度的考虑以及工艺厂商
提供的设计规则文件，进行相应的集成电路版图设计，并对相应的设计进行DRC
（DesignRuleCheck）和LVS（LayoutVSSchematic）检查。
DRCLVS文件与设计规则文件一致性检查
将工艺厂商提供的版图设计规则文件与comman文件进行对照，必要时在相应的DRC检查文件中加入一些可靠性问题的检查，例如防闩锁效应检查、天线效应检查等。
在相应的LVS检查文件中也可加入一些额外的检查，例如端口对应检查等。
这些额外的添加的检查语句可以使得最终设计出来的版图具有更高的可靠性。
DRCLVS验证
将设计成型的集成电路版图进行相应的DRC和LVS验证，针对工艺的不同，可以选择不同的检测软件，以便对于每一次芯片检测都具有足够强的针对性。
与
此同时，对寄生参数的提取也是验证中的重要组成部分，其目的是为了对芯片的
可靠性作出一个良好的预估
7.跟踪流片，以及芯片测试
将通过验证后的集成电路版图送至相应的工艺厂商进行流片，跟踪流片过程，在某些必要的时候可以终止某些制造步骤。
在流片完成后对该芯片进行测试，以便确定芯片设计和制造的可靠性和可实现性。
3、实习报告说明
在公司实习期间的所做的各种版图方面的练习和所做的项目均属于公司的机密，所以无法截图，只能用文字表达。
二、实习主要内容
1、数字模块版图设计分析
（1）这个电路功能分析（图省略）
由于该电路是数字电路，对匹配没有特殊的要求，只需要比较对称的放置各个晶体管即可。
（2）这个电路的器件摆放分析
根据与电路设计者的交流，得知该电路的器件最好按照条形布局（即按照类似于一个单元格的形式）进行设计。
采用单元格上方为输出，下方为输入的形式。
（3）金属层选择分析
由于是数字单元，且采用的是0.6um的工艺，所以不需要过多的考虑寄生效应，走线以第一层铝线为主，跨线时采用第二层铝线。
（4）隔离需求分析
由于是数字单元，且根据X-FAB的工艺特点，选择了常见的PN结隔离方式隔离NMO与PMO器件。
2、数字模块8版图设计分析
（2）这个电路的电流分析（图省略）
根据电路设计者的要求，需要将电源线和地线的走线稍微宽一些，一般控制在6um左右，其余的内部连线一般控制在1.2um左右。
（选择理由仍旧参照了设计规则的要求）
（3）这个电路中匹配的分析
（4）这个电路的器件摆放分析
（5）金属层选择分析
（6）隔离需求分析
3、整体数字模块版图设计分析
这是一个数字电路，用来实现相应的组合逻辑和时序逻辑。
（2）这个电路的电流分析
根据电路设计者的要求，需要将整体电路的全局电源线和地线的走线稍微宽一些，一般控制在12um左右，其余的内部连线一般控制在1.2um左右。
由于是数字单元，且采用的是0.6um的工艺，所以不需要过多的考虑寄生效应，走线以第一层铝线为主，跨线时采用第二层铝线，电阻之间的走线采用第三册铝线，以便于以后的修调工作。
并且考虑到是整体数字模块的合成图，所以明确的分隔开有源区和场区，根据X-FAB的工艺，将会采用LOCO工艺进行相应的隔离（纵然LOCO工艺存在有鸟嘴效应）。
4、整体数字模块的版图布局分析
整体数字模块的版图
5、带隙基准电流源的版图设计分析
（1）这个电路功能分析（图省略，下同）
这是一个需要高度匹配的带隙基准源电路，对于差分对管之间的隔离显得尤为重要。
根据前面所谈到少子隔离环，对差分对管进行了必要的保护。
6、ESD模块的版图分析
（1）ESD静电泄放保护
（2）ESD的电路分析
三、实习项目的详细过程
（一）数字模块1版图设计分析
1、数字模块1的电路分析（图省略，下同）
可以很清楚的看到，该电路存在有14个PMOS管、13个NMOS管以及一个电阻。
2、这个电路功能分析
3、这个电路的电流分析
根据电路设计者的要求，需要将电源线和地线的走线稍微宽一些，一般控制在6um左右（采用第一层铝线分别连接电源线和地线），其余的内部连线一般控制在1.2um左右（第一层铝线走线时采用1.2um,第二层铝线走线时采用1.5um）＜
4、这个电路中匹配的分析
5、这个电路的器件摆放分析
&
金属层选择分析
7、隔离需求分析
8、数字模块1的版图布局分析
根据之前对该数字模块的分析可以知道，单元模块采用上为输出，下为输入的结构，即是说，在版图的设计中，按照电路从左至右的顺序来摆放相应的器件。
由于最后需要将16个类似的单元模块并结到一起，所以在设计电源线和地线的布局时，采用的是该电路左半部分为电源线走线，右半部分为地线的走线，这样
设计的目的同时也是在分析了PAD的布局以后得出的。
此外，由于是数字电路，可以采用一个较大的N阱将所有的PMO管全部包含在里面，并且针对于每一个小的数字模块（例如一个与非门结构），其各自拥有一个N阱的接触。
可以很明确的看到，电路中存在一个宽长比很大的PMO管以及一个10K的电阻。
针对与这两个比较另类的元件，可以考虑将其旋转90°
以独立成阱的
形式存在于版图之中。
对于电阻的选择，由于N阱电阻可以制造出阻值比较大的电阻，纵然N阱电阻通常比基区埋层电阻的温度系数大，但是针对于X-FAB工艺线提供的电阻参数表中可以看到N阱电阻的精确度还是比较高的，且相对与基区埋层电阻所承受的电压不高的特点，所以最后仍然决定采用N阱电阻。
针对于其中二输入的与非门、三输入的同或门，我们采用共源共漏的方式摆放相应的晶体管。
针对于其中四个传输门结构，采用并竖摆放的形式布局。
为了使得以后在合图的过程之中减少工作量，在与电路设计者交涉以后，对每一个输入和输出端口都进行了命名，以便于以后合图是通过端口名称直接对应连接。
（二）数字模块8版图设计分析
1、数字模块8的电路分析（图省略，下同）
可以很清楚的看到，该电路存在有18个PMO管、18个NMO管。
根据版图设计的顺序，对该电路进行了如下的分析：
7、隔离需求分析
8、数字模块8的版图布局分析
根据之前对该数字模块的分析可以知道，单元模块仍然采用上为输出，下为输入的结构，即是说，在版图的设计中，按照电路从左至右的顺序来摆放相应的器件。
由于最后需要将12个类似的单元模块并结到一起，所以在设计电源线和地线的布局时，采用的是该电路左半部分为电源线走线，右半部分为地线的走线，这样设计的目的同样也是在分析了PAD的布局以后得出的。
该电路中由于每一个子模块之间的连线比较繁琐，所以在相应的版图设计时采用了由输出和输入两个方向同时进行器件摆放的设计方法，这样的好处是在于
更加清晰地分析版图的走线方式，并且可以尽量的少走一些第二层铝线，使得版图显得更加紧凑，同时也为以后修改版图中一些器件的尺寸留出了一定的余度。
同样的，为了使得以后在合图的过程之中减少工作量，在与电路设计者交涉以后，对每一个输入和输出端口都进行了命名，以便于以后合图是通过端口名称直接对应连接。
（三）整体数字模块版图设计分析
1、整体数字模块的电路分析（图省略，下同）
可以很清楚的看到，该电路是将之前的数字模块拼接起来的，而每一个模
块又是将之前的每一个子模块拼接起来的。
6金属层选择分析
并且考虑到是整体数字模块的合成图，所以明确的分隔开有源区和场区，根据X-FAB的工艺，将会采用LOCO工艺进行相应的隔离（纵然LOCO工艺存在有鸟嘴效应）
8、整体数字模块的版图布局分析
根据之前对该数字模块的分析可以知道，单元模块采用上输出，下输入的结构，即是说，在版图的设计中，按照电路从左至右的顺序来摆放相应的器件。
将之前的子模块分别并接在一起，按照电路设计者的要求，将数字模块3-5的合成模块放在版图的最上面，合成模块放在第二排，数字模块1的合成模块放在第
三排，数字模块6-8的合成模块放在第四排，数字模块9的合成模块放在最底层。
每个模块之间的连接关系一般都采用了第二层铝线，并且将所有模块的衬底接触、阱接触连在一起，将所有电源线和地线分别连接在一起，各自引出一个端头。
尽量多的采用第一层铝线来连接，并且尽量少的采用多晶硅连线来做连接，这样做的目的是降低天线效应发生的机率。
在数字模块9中存在有大量的修调电阻，走线时全部都采用第三层铝线，便于以后将铝线断开时只需要采用一层掩模版。
（四）带隙基准电流源的版图设计分析
1、带隙基准源模块的电路分析（图省略，下同）
可以很清楚的看到，该电路最大的特点便是存在有很多并联的修调电阻，并且修
调电阻基本上流过了整个电路的总电流，也就是说，在设计电阻的版图时，尽量将金属线走线走宽一些，并且可以采用多条供电线的方案将电流分配到每一个修调电阻中。
电路中存在有需要高度匹配的单元，例如差分输入对（有用MOS?
搭建的差分输入单元，也有用三极管搭建的差分输入单元）。
电路中也存在有宽长比比较大的管子，对于这样的管子需要特别注意其摆放的位置。
这是一个带隙基准源电路，其作用是为电路提供一个与电源和工艺无关的，具有确定温度特性的直流电压。
电路图的右上方是启动电路，保证上电时基准能正常启动；
正上方是一个放大器，保证两个纵向NPN的集电极电位相等；
整个电路图的下方是带隙基准的核心，其中两个纵向NPNt发射极面积之比为8:
1,输出电压经过电阻升压到2.5V，最后再经过缓冲器来驱动整个内部电路。
由于原著的所有电阻均使用高精度、低温漂的薄膜电阻，因此其温漂仅为7PPmX：
;
而工艺线提供的电阻中只有中阻多晶在温漂和精度上能达到要求，因此设计的带隙基准后仿得到的温漂结果为16
PPm/C。
由于基准的精度直接关系到整个AD的位数，因此对基准的输出设置了4个修调点，两个用于修调温漂，两个用于直流输出精度。
修调方式为激光打铝，所有修调点的电阻均画为比例电阻，并且通过后仿保证了在典型工艺值下基准不需要任何修调。
根据电路仿真结果，以及和电路设计者的交涉，知道在基准核心的修调电阻部分基本流过了整个电路最大的电流，约为3uA,根据X-FAB提供的金属线（第一层铝线）的参数，可知该处的金属走线宽度应大于2.5um。
根据与电路设计者的交涉，注意到金属走线中的压降对电路的影响步大，所以在设计中可以尽量去满足匹配的要求，而可以稍微忽略金属的长度。
由于工艺与材料特性等方面的原因，几何形状和尺寸相同的器件在制造完成后并不一定完全相同，也就是说，工艺过程将引入器件的失配和误差。
版图的匹配设计主要是提高器件和连接线在形状、方向、相对位置等方面的匹配程度，以减小版图失配带来的误差。
根据电路的特性，很容易看到在输入端必须具有高度匹配，所以采用四方交叉的版图设计方案；
电路中存在很多并联的修调电阻（根据X-FAB的参数手册，
该修调电阻采用第二层多晶硅来做，可以使得阻值更加精确），对于这样的情况，电阻的方向必须一致，并且有必要采用Dumm结构，使得流片出来的电阻的阻值尽量精确，而且，由于是修调电阻，所以走线都走的是第三层铝线，方便以后激光打断不需要的铝线。
由于是模拟电路，更主要的是该电路为需要高度匹配的模拟电路，所以器件的摆放方向应该尽量一致。
在设计的过程当中，我们应该尽量的使所有的晶体管、电阻、电容都保持同一方向，尽管有些器件的尺寸使得这个要求很难实现（例如电路中存在的晶体管负载和本身的差分对管的尺寸之间就有很大的差异），这时，可以将一些晶体管负载进行适当的分割，分割后，继续采用同一方向进行匹配。
有时候有必要旋转一些器件，这时，需要和电路设计人员交涉，以确定某个器件旋转过后对其电路你没有明显的影响。
6金属层选择分析
这个问题，在与电路设计这交涉的过程中，电路设计者要求在关键的引线上尽量采用寄生参数小的金属层。
根据对X-FAB提供的金属线寄生参数表，在这些关键的传输线上尽量采用的是第一层金属线，并且为了避免信号之间的干扰，特别注意了在差分对管的输入端的信号线的走向，使其几乎完全一致。
8、带隙基准源模块的版图布局分析
前面已经多次强调，该带隙基准源电路是一个需要高度匹配的模拟电路。
根据之前的分析，在布局方面，首先考虑的便是将需要高度匹配的晶体管与流过大电流的修调电阻单元相隔离。
这样做的目的，是为了减少对称管的匹配误差，并且避免对称管受到电流波动的影响。
因此，在布局时，将所有的修调电阻都放在了整个版图的最右侧，而将对称管基本上都放在左侧。
在整体布局中，还有一个重要的问题便是电容。
在与电路设计者的交涉过程中，了解到该电路的重点是在修调电阻，而电容并不是重点。
也就是说，在电容的版图设计中，不用过多的考虑电容的精度要求，可以在将所有的晶体管位置摆放好了以后，再将电容填充进版图，使得版图显得更加紧凑。
针对于电路的特点（存在有很多的修调电阻），因为需要最后用激光修调，所以电阻之间走线的间距应该稍微有些余度，不能走得过于紧凑。
这样方便以后在修调的过程当中，不发生将一些不必要的金属线断开等不希望发生的事情。
该电路中存在有MOS管和三极管并存的形式。
由于X-FAB的工艺特点，在三极管的设计之中，三极管的尺寸远比MOS管的尺寸大。
因此，必须将三极管和MOS管的位置分隔开，以免对三极管打衬底电位的时候影响到邻近的MOS管。
9、带隙基准源模块的版图
（五）ESD模块的版图分析
1、ESD静电泄放保护
ESD结构必须放置在各自的焊盘附近以减少连线的电阻和电感，否则这些电阻和电感干扰ESD结构的正常工作。
与ESD器件串联的金属电阻应该超过2-3欧姆。
划封金属能够提供必要的低阻通路而且不需要消耗大量额外的管芯面积。
为了充分利用划封，ESD结构必须方在焊盘和划封之间，或者放在邻近焊盘之间。
2、ESD的电路分析
可以清楚地看到该ESD结构采用的是传统的反偏二极管的形式。
由此可以很轻松的设计出该ESD结构的版图。
四、实习总结
通过9个月以来的实习，基本熟悉了集成电路版图设计的流程，熟悉了X-FAB的0.6umBiCMOS工艺的版图设计规则文件，并比较成功地使用集成电路版图设计软件Virtuoso设计出16位模数转换器电路中的逻辑模块电路的版图、带隙基准电流源的版图以及ESD电路的版图。
特别是针对模拟集成电路版图设计有了更加深刻的认识。
在整体的设计过程
之中，针对以下的5个方面有了更加深刻的认识：
1、天线效应
天线效应：
其主要发生在多晶硅的刻蚀过程中，由于采用的是高压反应离子刻蚀，所以如果多晶硅的体积比较大，则积累的电荷是将会是栅氧化层击穿，导
致晶体管失效。
在数字模块的设计当中，为了方便，很多连线都直接走的是多晶硅连线。
其实这样对于电路的运行是相当不稳定的，会很容易造成天线效应的发生，这也是为什么在对数字电路做DRC勺时候忽略了天线效应报错的原因。
纵然对于数字模块，天线效应对其的影响可以忽略，但是，对于芯片的可靠性而言却又是不能忽视的。
为了避免天线效应的影响，最好的方式便是在每一个多晶硅伸出有源区以后便打上多晶接触孔，用铝线来连接多晶硅。
这样，虽然会导致在以后的布线中会更多的走第二层金属线，显得比较繁琐，但却实实在在提高了电路的可靠性，因此是值得采用的。
2、电源线与地线走线宽度
在最初设计数字模块电路时，为了尽量缩小数字模块所占用的面积，很多子模块的电源线和地线的宽度都没有按照最开始分析的6um进行设计，而是采用了更加细的1.2um的走线。
按照1.2um的走线来设计电源线和地线也对芯片工作的可靠性发起了严峻的挑战。
由于一个子模块中含有很多的门电路，门电路在翻转的过程中会存在一些电流的脉冲，如果电源线和地线比较窄，则有可能使得这两个关键的线发生严重的电迁移现象，严重影响电路的工作。
因此，在设计中还是应该更多的考虑器件的可靠性，而并非一味地缩小芯片的面积。
3、器件方向的高度一致性
在对带隙基准源模块进行版图设计的过程当中，由于该模块是一个需要高度匹配的模块，所以应该将所有器件摆放的方向都一致。
然而，由于缺乏设计经验，只是将该模块里面的重中之重进行了良好的匹配设计，而忽略其他的晶体管。
这样的设计，也会对芯片的可靠性有所影响。
因此在布局的过程中，应该首先将所有晶体管的位置都摆放完全以后再进行相应的连线设计。
4、器件隔离
在对数字模块版图设计的过程当中，更多的是使用了一个比较大的N阱来包围一个子模块里面所有的PMO管，这样做的目的是为了缩小芯片面积。
然而这样做也会引入可靠性问题。
纵然每一个器件之间的间距是大大缩小了，可
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