基于CPLD的系统中I2C总线的设计.docx

基于CPLD的系统中I2C总线的设计.docx

《基于CPLD的系统中I2C总线的设计.docx》由会员分享，可在线阅读，更多相关《基于CPLD的系统中I2C总线的设计.docx（4页珍藏版）》请在冰豆网上搜索。

基于CPLD的系统中I2C总线的设计

基于CPLD的系统中I2C总线的设计

　　摘要：

在介绍Ｉ２Ｃ总线协议的基础上，讨论了基于ＣＰＬＤ的系统中Ｉ２Ｃ总线的设计技术，并结合工程实例设计了Ｉ２Ｃ总线ＩＰ核，给出了部分源代码和仿真结果。

关键词：

Ｉ２Ｃ总线ＩＰ核ＣＰＬＤ

Ｉ２Ｃ总线是ＰＨＩＬＩＰＳ公司推出的新一代串行总线，其应用日渐广泛１～２。

目前许多单片机都带有Ｉ２Ｃ总线接口，能方便地实现Ｉ２Ｃ总线设计；对没有Ｉ２Ｃ总线的微控制器，可以采用两条Ｉ／Ｏ口线进行模拟。

在以单片机为ＭＣＵ的系统中很容易实现Ｉ２Ｃ总线的模拟扩展，有现成的通用软件包可以使用２～３。

对有些基于ＣＰＬＤ的系统，要与带有Ｉ２Ｃ总线接口的外围器件连接，实现起来相对复杂一些。

为实现系统中的Ｉ２Ｃ总线接口，可以另外引入单片机，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件进行扩展，但这样会增加系统成本，使系统冗余复杂。

像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有专用的基于ＣＰＬＤ器件的Ｉ２Ｃ总线ＩＰ核，但这些ＩＰ核的通用性不强，需要的外围控制信号较多，占用系统很大的资源，因此直接采用这种ＩＰ核不可取。

鉴于此，依照Ｉ２Ｃ总线协议的时序要求，在基于ＣＰＬＤ的系统中开发了自己的Ｉ２Ｃ总线ＩＰ核。

对于一些带有Ｉ２Ｃ总线接口的外围器件较少、对Ｉ２Ｃ总线功能要求较简单的ＣＰＬＤ系统，自主开发ＩＰ核显得既经济又方便。

１Ｉ２Ｃ总线的协议

Ｉ２Ｃ总线仅仅依靠两根连线就实现了完善的全双工同步数据传送：

一根为串行数据线，一根为串行时钟线。

该总线协议有严格的时序要求。

总线工作时，由时钟控制线ＳＣＬ传送时钟脉冲，由串行数据线ＳＤＡ传送数据。

总线传送的每帧数据均为一个字节，但启动Ｉ２Ｃ总线后，传送的字节个数没有限制，只要求每传送一个字节后，对方回应一个应答位。

发送数据时首先发送数据的最高位。

Ｉ２Ｃ总线协议规定，启动总线后第一个字节的高７位是从器件的寻址地址，第８位为方向位，其余的字节为操作的数据。

总线每次传送开始时有起始信号，结束时有停止信号。

在总线传送完一个或几个字节后，可以使ＳＣＬ线的电平变低，从而使传送暂停。

图１列出了Ｉ２Ｃ总线上典型信号的时序，图２表示Ｉ２Ｃ总线上一次完整的数据传送过程。

依据Ｉ２Ｃ总线的传输协议，总线工作时的具体时序

起始信号：

在时钟ＳＣＬ为高电平期间，数据线ＳＤＡ出现由高电平向低电平的变化，用于启动Ｉ２Ｃ总线，准备开始传送数据；

停止信号：

在时钟ＳＣＬ为高电平期间，数据线ＳＤＡ出现由低电平向高电平的变化，用于停止Ｉ２Ｃ总线上的数据传送；

应答信号：

Ｉ２Ｃ总线的第９个脉冲对应应答位，若ＳＤＡ线上显示低电平则为总线“应答”，若ＳＤＡ线上显示高电平则为“非应答”；

数据位传送：

Ｉ２Ｃ总线起始信号或应答信号之后的第１～８个时钟脉冲对应一个字节的８位数据传送。

在脉冲高电平期间，数据串行传送；在脉冲低电平期间，数据准备，允许总线上数据电平变化。

２应用实例

２．１实例模型介绍

现举某应用实例，要求对显示器的视频信号进行采集、处理和再显示，整个系统采用ＣＰＬＤ器件进行控制。

信号采集采用Ａ／Ｄ公司的专用视频采集芯片ＡＤ９８８３，该芯片在使用前需要依据实际的功能指标进行初始化。

初始化过程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ两引脚进行。

在系统中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,实现初始化：

按照Ｉ２Ｃ总线协议向ＡＤ９８８３的１９个内部寄存器写入１９组固定的８位数据；第１４Ｈ寄存器为只读型同步检测寄存器，仅用于检测几个关键的数据设置。

可见该Ｉ２Ｃ总线模型单主操作，只实现简单的写和读操作，写地址连续，没有竞争和仲裁，是很简单的Ｉ２Ｃ总线系统。

由此设计了如图３所示的ＩＰ核。

其中，ＲＥＳＥＴ为复位信号，ＣＬＫ为系统时钟。

为了软件仿真方便，把双向数据线ＳＤＡ用分离的两条线模拟：

ＳＤＡ为数据输出，ＳＤＡＡＣＫ为ＳＤＡ的应答信号。

软件仿真成功后，只要把ＳＤＡ设置为双向，稍微修改一下程序就可以向ＣＰＬＤ器件下载，进行实际应用。

对ＡＤ９８８３内部地址连续的寄存器进行初始化，Ｉ２Ｃ总线上传输的时序信号依次为：

开始信号；从器件地址和写操作位；内部寄存器基地址；写入基地址的数据；写入下一地址的数据；写入地址的数据；……；写入地址的数据；停止信号。

针对ＡＤ９８８３，如果电路中的Ａ０引脚５５＃接电源，则ＳＬＡＷ＝“１００１１００１”；ＢａｓｅＡｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依据实际需要写入的初始化数据。

２．２ＩＰ核程序的编写

整个程序用ＶＨＤＬ语言编制，ＳＣＬ输出时钟的设计是基于ＣＬＫ输入时钟的６４分频的。

程序由三个状态组成：

开始、转换和应答。

状态定义

ｔｙｐｅｓｔａｔｅｓｉｓｓｔａｒｔｓｈｉｆｔａｃｋ

ｓｉｇｎａｌｍｙ＿ｓｔａｔｅｓｓｔａｔｅｓ

下面给出部分进程的源代码以供参考。

２．２．１开始信号的产生

ＰＲＯＣＥＳＳｃｌｋ

ｉｆｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝‘１’ｔｈｅｎ

ＴＷＣＲ＜＝ＤＡＴＡＩＮ

ＳＣＬ＜＝‘１’

ｅｌｓｅ

ＴＷＣＲ＜＝ｏｔｈｅｒｓ＝＞‘０’

ｅｎｄｉｆ

ｉｆＴＷＣＲ＝“１０００００００”ｔｈｅｎ——比较寄存器ＴＷＣＲ的开始

值设置

ＳＴＲＢ＜＝‘１’

ｅｎｄｉｆ

ｉｆＳＴＲＢ＝‘１’ｔｈｅｎ——开始条件

ＩＮＴ＜＝ＩＮＴ＋“０００００１”——ＩＮＴ为时钟脉冲计数

ｉｆＩＮＴ＜＝“０１１０００”ｔｈｅｎ——产生ＳＤＡ的下降沿

ＳＤＡ＜＝‘１’

ｅｌｓｅ

ＳＤＡ＜＝‘０’

ｅｎｄｉｆ

ｉｆＩＮＴ＞＝“０１１１１０”ｔｈｅｎ——ＳＴＲＢ归０，保证只产生

一次开始信号

ＳＴＲＢ＜＝‘０’

ＩＮＴ＜＝“００００００”

ｅｎｄｉｆ

ｅｎｄｉｆ

等所有的初始化数据传输完毕后即产生停止信号，过程与上面相类似，在此省略。

２．２．２数据转换过程

数据转换过程采用移位传输，传输８位之后即进入应答状态。

ｗｈｅｎｓｈｉｆｔ＝＞

ｉｆｃｎｔ＝“０１００００”ｔｈｅｎ——ｃｎｔ为ｃｌｋ脉冲计数，由

实际的时钟频率决定ｃｎｔ的值

ＣＯＵＮＴ＜＝ＣＯＵＮＴ＋“０００１”——ＣＯＵＮＴ为数据移位个

数计数ＭＳＲ为移位寄存器

ＭＳＲ＜＝ＭＳＲ６ｄｏｗｎｔｏ０＆ｔｘｔａｇ

ｔｘｔａｇ＜＝‘０’

ｉｆＣＯＵＮＴ＝“１０００”ｔｈｅｎ

ｍｙ＿ｓｔａｔｅｓ＜＝ａｃｋ

ＴＡＣＫ＜＝‘１’——ＴＡＣＫ为应答标志位

ｅｌｓｅ

ＳＤＡ＜＝ＭＳＲ７

ｍｙ＿ｓｔａｔｅｓ＜＝ｓｈｉｆｔ

ＴＡＣＫ＜＝‘０’

ｅｎｄｉｆ

ｅｎｄｉｆ

２．２．３数据输入

一般情况下，Ｉ２Ｃ总线传输的数据要由外部ＲＯＭ或其它专门的数据存储区来存储，但在数据相对固定且数据量不是很大的情况下，可以将初始化的数据写在程序中，这样可减少频繁的数据交换，简化操作。

ＡＤ９８８３的初始化数据就属于这种情况，可以通过检测应答信号来改变输入的值。

程序

ＰＲＯＣＥＳＳｃｌｋ——数据输入

ｉｆｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝‘１’ｔｈｅｎ

ＣＡＳＥａｃｋｉｎｔＩＳ——ａｃｋｉｎｔ为应答计数，每应答

一次，输入改变一次

ｗｈｅｎ“０００００”＝＞ＤＡＴＡＩＮ＜＝“１０００００００”

ｗｈｅｎ“００００１”＝＞ＤＡＴＡＩＮ＜＝“０１０１００１０”

ｗｈｅｎ“０００１０”＝＞ＤＡＴＡＩＮ＜＝“１１０１００００”

……

ｗｈｅｎ“１００１０”＝＞ＤＡＴＡＩＮ＜＝“００００００００”

ｗｈｅｎ“１００１１”＝＞ＤＡＴＡＩＮ＜＝“００００００００”

ｗｈｅｎｏｔｈｅｒｓ＝＞ＤＡＴＡＩＮ＜＝“ＺＺＺＺＺＺＺＺ”

ＥＮＤＣＡＳＥ

ｅｎｄｉｆ

２．３仿真结果

把自主开发的ＩＰ核置于ＭＡＸ＋ＰＬＵＳＩＩ１０．０开发环境下，选用ＥＰＭ３１２８ＡＴＣ１００－１０器件，经过编译、调试与仿真，证明该程序符合设计要求。

图４是模拟产生开始信号并传输两组二进制数据“１００１１００１”和“１０１０１０１０”的仿真波形。

图５是传输数据“１００１１００１”后没有应答时的仿真结果，此时总线处于暂停状态。

仿真完成后，通过编程电缆将ｐｏｆ文件下载到实际电路的ＥＰＭ３１２８ＡＴＣ１００－１０中，然后对ＡＤ９８８３进行初始化，结果工作正常，这进一步验证了采用该自主开发的ＩＰ核完全可满足Ｉ２Ｃ总线的时序要求，能实现Ｉ２Ｃ总线的功能。