信息科学与电子工程专业英语王朔中课程翻译上.docx
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信息科学与电子工程专业英语王朔中课程翻译上
Unit1电子学：
模拟和数字
Unit1-1
第一部分：
理想运算放大器和实际限制
为了讨论运算放大器的理想参数，我们必须首先定义一些指标项，然后对这些指标项讲述我们所认为的理想值。
第一眼看运算放大器的性能指标表，感觉好像列出了大量的数值，有些是陌生的单位，有些是相关的，经常使那些对运放不熟悉的人感到迷惑。
对于这种情况我们的方法是花上必要的时间有系统的按照列出的次序阅读并理解每一个定义。
如果没有对每一项性能指标有一个真正的评价，设计人员必将失败。
目标是能够依据公布的数据设计电路，并确认构建的样机将具有预计的功能。
对于线性电路而言，它们与现在的复杂逻辑电路结构相比看起来较为简单，（因而在设计中）太容易忽视具体的性能参数了，而这些参数可极大地削弱预期性能。
现在让我们来看一个简单但很引人注意的例子。
考虑对于一个在50kHz频率上电压增益为10的放大器驱动10kΩ负载时的要求。
选择一个普通的带有内部频率补偿的低价运放，它在闭环增益为10时具有所要求的带宽，并且看起来满足了价格要求。
器件连接后，发现有正确地增益。
但是它只能产生几伏的电压变化范围，然而数据却清楚地显示输出应该能驱动达到电源电压范围以内2到3伏。
设计人员忽视了最大输出电压变化范围是受频率严格限制的，而且最大低频输出变化范围大约在10kHz受到限制。
当然，事实上这个信息也在数据表上，但是它的实用性并没有受到重视。
这种问题经常发生在那些缺乏经验的设计人员身上。
所以这个例子的寓意十分明显：
在开始设计之前总要花上必要的时间来描写全部的工作要求。
关注性能指标的详情总是有益的。
建议下面列出的具体的性能指标应该考虑：
1.在温度，时间和供给电压下的闭环增益的精确性和稳定性
2.电源要求，电源和负载阻抗，功率消耗
3.输入误差电压和偏置电流，输入输出电阻，随着时间和温度的漂移
4.频率响应，相位偏移，输出变化范围，瞬态响应，电压转换速率，频率稳定性，电容性负载驱动，过载恢复
5.线性，失真和噪声
6.输入，输出或电源保护要求，输入电压范围，共模抑制
7.外部补偿调整要求
不是所有的指标项都是有关的，但要记住最初就考虑它们会更好，而不要被迫返工。
所有参数可以大范围变化
不要忽略这样一个事实。
有多少次是在用典型值设计好电路后发现（该电路）只是因为使用的器件不典型而不能工作？
这就提出一个棘手的问题：
在设计中何时应该使用典型值，何时应该使用最不利值？
这是经验丰富的设计人员也必须进行的判断。
显然，如果某些性能要求是强制性的，则一定要用最不利情况下的数值。
然而在许多情况下某一规定性能是否可以取得将在易实现性，重要性，经济性之间取得折中。
不超指标设计或超安全标准设计
最后，我们将受制于价格因素，因为杀鸡用牛刀实在是没有意义的。
简单极为重要，因为用较少元器件实现（的电路）总是更便宜也更可靠。
作为最不利情况设计的例子，考虑一个低增益直流传感器放大器，要求将电压源输出的10mV信号放大，产生1V的输出，在0~70C范围内达到1%的精度。
注意，性能要求是1%的精度。
这就是指输出必须在0~70C温度范围内控制在1V10mV的限度内。
第一步，当然是考虑前面的列表，并决定其中哪些参数是有关的。
对这样（非常有限）的参数，两项最重要的指标是电压偏移和对于温度的增益稳定性。
我们假设所有的起始误差可以忽略不计（这在实际中是几乎不可能的）。
经验丰富的设计人员会知道大多数运放具有极大的开环增益，经常远大于10000。
闭环增益1%的变化意味着环路增益（将在下面说明）的变化在闭环增益为100时应该小于100%。
很明显这将十分容易实现，设计人员会立刻知道计算中他可以使用开环增益的典型值。
但是，补偿电压偏移却有所不同。
许多运放技术指标仅仅给出补偿电压偏移的典型值，这很可能会在5μV/C的数量级，而未给出任何器件可以达到的最大值30μV/C。
如果我们碰巧使用的是一个有最不利偏移的器件，那么放大器随温度而产生的误差可为2.1mV，占所有误差源所产生的总的允许误差的相当大一部分。
这就是我们可以肯定可使用开环增益典型值的情况，不过最大漂移很可能导致相当大的误差。
在仔细的设计中这种判定是必要的，而且理解厂商的数据要更加仔细。
这种考虑必须推广到前面列出的所有详细资料，除了最不利值通常是不会注明的。
经常发现（技术规格表上）给出的值并非是经过100％测试的。
例如，采用统计测试可以保证90％的器件的性能在给定范围之内。
对于某些用户可能很不方便，他们依赖于技术指标所给出的性能，而随后发现却有“另外”10%的器件被用在了他们的电路中。
Unit1-2
第二部分：
数据寄存器和计数器
数据寄存器
数据寄存器是寄存器中最简单的类型，它可以用来暂时存放数据的一个“字”。
其最简单的形式是由共用一个时钟的一组N个D触发器组成。
N比特数据字中的所有位数通过N条数据总线连接数据寄存器。
图1.1显示了一个由四个D触发器实现的四位数据寄存器。
由于所有触发器同时改变状态，所以这种数据寄存器称为是同步器件。
图1.1四位D寄存器
移位寄存器
用于计算机和许多其它类型逻辑电路的另一种普通寄存器是移位寄存器。
它就是一组触发器（通常是D锁存器或RS触发器）联在一起，使其中一个触发器的输出成为下一个的输入，依此形成一串。
它称为移位寄存器，因为数据在每一个时钟脉冲的作用下通过寄存器移动一位。
图1.2显示了一个由D触发器实现的四位移位寄存器。
图1.2四位串行输入串行输出的移位寄存器
在第一个时钟脉冲的前沿，“DATA”输入端的信号被锁存在第一个触发器中。
在下一个时钟脉冲的前沿，第一个触发器的内容被存放到第二个触发器中，而出现在“DATA”输入端的信号则存放在第一个触发器中，依此类推。
由于每次有一位数据进入，因此被称为串行输入移位寄存器。
由于仅有一个输出，每次从移位寄存器输出1比特数据，因此也称为串行输出移位寄存器。
（移位寄存器根据它们的输入输出方式命名，不是串行的就是并行的）。
通过预置和清除触发器输入端可以提供并行输入。
触发器的并行加载可以是同步的（也就是由时钟脉冲发生），或者异步的（不依赖于时钟脉冲），取决于移位寄存器的设计。
如图1.3从每个触发器的输出端可以获得并行输出。
图1.3四位串行输入并行输出的移位寄存器
计算机与外设之间的通信一般都是串行的，而计算机内部的计算通常都是用并行逻辑电路来执行的。
移位寄存器可以将信息从串行形式转换成并行形式，反之亦然。
根据所要求的复杂程度，可以利用许多不同种类的移位寄存器。
计数器——二进制数字的加权编码
在某种意义上，移位寄存器可以看作是一种基于一元数字系统的计数器。
可惜的是一个一元计数器在计数范围内对于每一个数字需要一个触发器。
然而，一个二进制计数器只需要一个触发器就可以进行N位数据计算。
一个简单的二进制加权计数器可用T触发器来构建。
触发器依次相连，使一个触发器的输出作为下一个的时钟，依此类推。
这样，触发器在链中的位置决定了它的权重，即对于二进制计数器而言就是它所对应的2的幂。
如图1.4显示了一个由T触发器组成的三比特（模八）二进制计数器，图1.5是此电路的时序图。
图1.4三比特二进制计数器
图1.5三比特计数器时序图
注意，一组接在Q0,Q1,Q2上的灯泡将以二进制（模8）形式显示第一个脉冲以来已完成的完整时钟脉冲数。
根据需要很多T触发器组合起来构成许多位数的计数器。
注意在这种计数器中，每一个触发器在前一个触发器送来的脉冲下降沿改变状态。
因此将略有时延，这是由一个触发器改变状态到下一个触发器改变状态之间的传播延迟造成的，即状态变化像波纹一样传过计数器，因而这些计数器被称为波纹计数器。
就像波纹进位加法器一样，传播延时会对大数值计数器造成严重影响。
可以通过制作或购买单片芯片计数器来实现计数器的递增计数、递减计数或者预置任何你想要的数字。
一个计数器也可以构造出二—十进制、十二进制或者任何进制数的计数器。
一个倒计数计数器可以通过将
输出连接到前一级计数器的时钟输入来实现。
利用预置和清零端，通过用与门将每一个T触发器的输出与另一个逻辑电平作逻辑运算（比方说0为倒计数，1为正计数），则可构成可预置的可逆二进制计数器。
图1.6显示了一个没有预置和清零功能的可逆计数器。
图1.6可编程可逆计数器
同步计数器
以上介绍的是异步计数器，这样叫是因为他们的状态随前一级的状态变化而变化，而非同时变化。
一个触发器的输出是下一个的输入，因而状态的变化以波动形式通过各个触发器，所需时间与计数器的长度成正比。
可以利用JK触发器来设计同步计数器，所有触发器同时改变状态，即时钟脉冲将同时送给每一级JK触发器。
这很容易做到，对于二进制计数器，只要所有前面的数字都是1，任何给定的数字都会改变它的值（从1变为0，或者从0变为1）。
图1.7显示了一个四位二进制同步计数器的例子。
一个倒计数定时器可通过将
输出端通过与门连接到J和K端实现。
也可以设置预置和清零功能，像前一种一样，计数器也可以做成可编程的。
图1.7四比特同步计数器
同步计数器的时序图类似于异步（波纹）计数器，除了波动时间现在为零以及所有计数器的时钟同时输入之外。
对于同步计数器而言，在时钟上升沿触发比在下降沿触发更为常见。
Unit1-3
第三部分：
锁相特性
锁相环包含三个组成部分（图1.8）：
—相位检测器（PD）。
—环路滤波器。
—压控振荡器（VCO），其频率由外部电压控制。
相位检测器将一个周期输入信号的相位与压控振荡器的相位进行比较。
相位检测器的输出是它两个输入信号之间相位差的度量。
差值电压由环路滤波后，再加到压控振荡器上。
压控振荡器的控制电压使频率朝着减小输入信号与本振之间相位差的方向改变。
当锁相环处于锁定状态时，控制电压使压控振荡器的频率正好等于输入信号频率的平均值。
对于输入信号的每一周期，振荡器输出也变化一周，且仅仅变化一周。
锁相环的一个显而易见的应用是自动频率控制（AFC）。
用这种方法可以获得完美的频率控制，而传统的自动频率控制技术不可避免地存在某些频率误差。
为了保持锁定环路所需的控制电压，通常要求相位检测器有一个非零的输出，所以环路是在有一些相位误差条件下工作的。
不过实际上对于一个设计良好的环路这种误差很小。
一个稍微不同的解释可提供理解环路工作原理的更好说明。
让我们假定输入信号的相位或频率上携带了信息，并且此信号不可避免地受到加性噪声地干扰。
锁相接收机的作用是重建原信号而尽可能地去除噪声。
为了重建原始信号，接收机使用一个输出频率与预计信号频率非常接近的本机振荡器。
本机振荡和输入信号的波形由相位检测器比较，其误差输出表示瞬时相位差。
为了抑制噪声，误差在一定的时间间隔内被平均，将此平均值用于建立振荡器的频率。
如果原信号状态良好（频率稳定），本机振荡器只需要极少信息就能实现跟踪，此信息可通过长时间的平均得到，从而消除可能很强的噪声。
环路输入是含噪声的信号，而压控振荡器输出却是一个纯净的输入信号（的复本）。
所以，有理由认为环路是一种传输信号并抑制噪声的滤波器。
环路滤波器有两个重要的特性：
其一是带宽可以非常窄，其二是滤波器能自动跟踪信号频率。
自动跟踪和窄带的特点说明了锁相接收机的主要用途。
窄带能够抑制大量的噪声，难怪锁相环路常用来恢复深深地淹没在噪声中的信号。
历史与应用
关于锁相的早期论述（思想）是Bellescize于1932年提出的，并在处理无线电信号同步接收中得到应用。
20世纪20年代开始使用超外差接收机，但人们一直努力寻求更简单的接收技术。
一种方法就是同步接收机或零差接收机。
这种接收机本质上只是由一个本机振荡器，一个混频器和一个音频放大器组成。
为了正常工作，必须调节振荡器使其输出频率与输入的信号载波频率完全一致，于是载波被变换成0Hz的“中频”。
混频器输出含有解调出来的，由信号边带携带的信息。
干扰与本地振荡器不同步，因此由干扰信号引起的混频器输出是一个拍音，可用音频滤波器加以抑制。
对于同步接收，本振的正确调谐至关重要，任何一点频率误差都将严重损坏信号。
此外，本振的相位必须与接收的载波相位一致，其间的误差限于周期的很小一部分。
就是说，本振与输入信号之间必须实现相位锁定。
由于各种原因简单的同步接收机从未广泛应用过。
现在锁相接收机几乎无例外地运用超外差原理，并趋于高度复杂化。
锁相接收机最重要的应用之一是接收来自遥远的宇宙飞行器的极微弱信号。
锁相技术的首次广泛使用是在电视接收机中的行和帧的同步扫描。
与视频信号一起传送的脉冲发出电视图像每一行的开始信号和隔行扫描的半帧开始信号。
作为一种非常粗糙的重建电视显象管扫描光栅的方法，这些脉冲可以剥离出来单独用于触发一对单扫描发生器。
一个较为复杂的途径是利用一对自由振荡的张弛振荡器驱动扫描发生器。
用这种方法，即使失去同步（消失），扫描还是存在的。
将振荡器的自由振荡频率设置得略低于水平和垂直（扫描）脉冲频率，剥离出来的脉冲用于提前触发振荡器从而使振荡器与行频和半帧频同步（由于美国电视在交替的垂直扫描时进行隔行交织，所以是半帧频）。
在噪声不存在的情况下这种方案可提供良好的同步，这就完全可以了。
不幸的是噪声总是存在的，并且任何触发电路对噪声都是特别敏感的。
在极端情况下触发扫描将完全失效，尽管在这样的信噪比条件下电视图像虽然较差却还能辩认。
在不是极端恶劣的条件下，噪声将造成起始时间抖动和偶尔的误触发。
行抖动将降低行清晰度,并使得垂直线条呈现锯齿状。
严重的水平误触发通常会造成画面出现狭窄的水平黑带。
帧扫描抖动会引起图像的垂直滚动。
另外，相继半帧之间的隔行扫描行还会相对移动，使图像进一步恶（退）化。
将两个振荡器与剥离出来的同步脉冲锁相可大大减小噪声起伏。
锁相技术靠检查各振荡器和许多同步脉冲之间的相位关系来调节振荡频率，使得平均相位偏差很小，而不是仅用一个脉冲进行触发。
由于锁相同步器检测许多脉冲，因此它不会被偶发的破坏同步器触发的大幅度脉冲噪声所干扰。
目前电视接收机中使用的飞轮同步器实际上就是锁相环路。
使用飞轮一词是因为此电路能够跟踪增加的噪声或微弱信号的周期。
通过锁相可以获得同步性能的重大改进。
在彩色电视接收机中色同步信号是由锁相环路同步的。
宇宙飞行的需要强烈地刺激了锁相技术的应用。
锁相的空间应用是随着早期美国人造卫星的发射而开始的。
这些飞行体携带低功率（10毫瓦）的连续波发射机，相应的接收信号很微弱。
由于多普勒频移和发射振荡器的频率漂移，接收信号的精确频率难以确定。
在最初使用的108MHz频率上，多普勒频移可在3kHz范围内。
因此使用普通的固定调谐接收机时，带宽至少应为6kHz，然而信号本身却只占非常窄的频谱，大约在6Hz带宽内。
接收机中的噪声功率与带宽成正比，所以如果使用传统的技术，就不得不接受1000倍（30dB）噪声的代价。
随着技术的进步这些数字变得更加惊人。
发射频率上升到了S波段，使多普勒频移范围达到75kHz，而接收机带宽则已减小到3Hz。
这样一来常规技术的代价就将是47dB左右。
这是无法接受的，也就是要使用窄带的锁相跟踪接收机的原因所在。
窄带滤波器能抑制噪声，但是如果滤波器被固定，则信号将几乎总是落在通带之外。
一个可用的窄带滤波器必须有跟踪信号的能力。
锁相环路既提供了窄带，又提供了所需的跟踪能力。
而且，非常窄的带宽也能方便地获得（对于空间应用典型的是３到1000Hz）。
如果需要的话，还能容易地改变带宽。
对于多普勒信号，用于确定飞船速度的信息是多普勒频移。
锁相接收机很适合用于多普勒恢复，因为当锁相环路锁定时不存在频率误差。
其它应用
以下的应用阐述了目前锁相技术的一些应用，这些应用将在本书其他章节进一步讨论。
1.跟踪运动飞船的一种方法涉及到将相干信号发射到飞船上，将信号频率偏移并转发回地面。
飞船上的相干应答器必须如此工作以使输入和输出频率严格地成m/n的比例关系，此处m和n都是整数。
锁相技术经常被用来建立相干性。
2.锁相环可用作频率解调器，锁相环在其中比传统的鉴频器具有更优越的性能。
3.带有噪声的振荡器可被包围在环路内，并使之锁定在一个纯净的信号上。
如果环路具有大的带宽，振荡器检测出自已的噪声，其输出被大大净化。
4.用锁相环路可构成频率倍乘器和分频器。
5.数字传输的同步通常应用锁相技术实现。
6.频率合成器可方便地用锁相环路构成。
Unit2集成电路
Unit2-1
第一部分：
集成电路
数字逻辑和电子电路由称为晶体管的电子开关得到它们的（各种）功能。
粗略地说，晶体管好似一种电子控制阀，由此加在阀一端的能量可以使能量在另外两个连接端之间流动。
通过多个晶体管的组合就可以构成数字逻辑模块，如与门和触发电路等。
而晶体管是由半导体构成的。
查阅大学化学书中的元素周期表，你会查到半导体是介于金属与非金属之间的一类元素。
它们之所以被叫做半导体是由于它们表现出来的性质类似于金属和非金属。
可使半导体像金属那样导电，或者像非金属那样绝缘。
通过半导体和少量其它元素的混合可以精确地控制这些不同的电特性，这种混合技术称之为“半导体掺杂”。
半导体通过掺杂可以包含更多的电子（N型）或更少的电子（P型）。
常用的半导体是硅和锗，N型硅半导体掺入磷元素，而P型硅半导体掺入硼元素。
不同掺杂的半导体层形成的三明治状夹层结构可以构成一个晶体管，最常见的两类晶体管是双极型晶体管（BJT）和场效应晶体管（FET），图2.1给出了它们的图示。
图中给出了这些晶体管的硅结构，以及它们用于电路图中的符号。
BJT是NPN晶体管，因为由N—P—N掺杂硅三层构成。
当小电流注入基极时，可使较大的电流从集电极流向发射极。
图示的FET是N沟道的场效应型晶体管，它由两块被P型基底分离的N型组成。
将电压加在绝缘的栅极上时，可使电流由漏极流向源极。
它被叫做N沟道是因为栅极电压诱导基底上的N通道，使电流能在两个N区域之间流动。
图2.1所示的另一个基本的半导体结构是二极管，由N型和P型硅连接而成的结组成。
二极管的作用就像一个单向阀门，由于电流只能从P流向N。
可以构建一些特殊二极管，在加电压时可以发光，这些器件非常合适地被叫做发光二极管或LED。
这种小灯泡数以百万计地被制造出来，有各种各样的应用，从电话机到交通灯。
半导体材料上制作晶体管或二极管所形成的小芯片用塑料封装以防损伤和被外界污染。
在这封装里一些短线连接半导体夹层和从封装内伸出的插脚以便与（使用该晶体管的）电路其余部分连接。
一旦你有了一些分立的晶体管，直接用电线将这些器件连线在一起就可以构建数字逻辑（电路）。
电路会工作，但任何实质性的数字逻辑（电路）都将十分庞大，因为要在各种逻辑门中每实现一种都需要多个晶体管。
1947年，JohnBardeen、WalterBrattain和andWilliamShockley发明晶体管的时候。
将多个晶体管组装在一个电路上的唯一方法就是购买多个分离的晶体管，将它们连在一起。
1959年，JackKilby和RobertNoyce各自独立地发明了一种将多个晶体管做在同一片半导体材料上的方法。
这个发明就是集成电路，或IC，是我们现代电脑化世界的基础。
集成电路之所以被这样命名，是因为它将多个晶体管和二极管集成到同一块小的半导体芯片上。
IC包含按照形成电路所要求的拓扑结构连在一起的许多小元件，而无需再将分立元件的导线焊接起来。
去除了塑料或陶瓷封装后，一个典型的集成电路就是每一边2mm至15mm的方形或矩形硅片。
根据制造集成电路的技术水平的不同，在这种小片上可能有几十个到几百万个晶体管，电子器件这种令人惊异的密度表明那些晶体管以及连接它们线是极其微小的。
集成电路的尺寸是以微米为单位测量的，1微米是1米的百万分之一。
作为参照，一根人的头发其直径大约为100微米。
一些现代集成电路包含的元件和连线，是以小到0.1微米的增量来测量的。
每年研究人员和工程师都在寻找新的方法来不断减小这些元件的大小，以便在同样面积的硅片上集成更多的晶体管，如图2.2所示。
在集成电路的设计和制造过程中，常用两种主要晶体管技术是：
双极和金属氧化物半导体（MOS）。
双极工艺生产出来的是BJT（双极型晶体管），而MOS工艺生产出来的是FET（场效应晶体管）。
在20世纪80年代以前更常用的集成电路是双极逻辑，但是此后MOS技术在数字逻辑集成电路中占据了大多数。
N沟道FET是采用NMOS工艺生产的，而P沟道FET是采用PMOS工艺生产的。
到了20世纪80年代，互补MOS即CMOS成为占主导地位的加工技术，并且延续至今。
CMOS集成电路包含了NMOS和PMOS两种晶体管。
Unit2-2
第二部分：
专用集成电路（ASIC）
专用集成电路（ASIC）是为了特殊应用而定制的集成电路，而不是通用的。
比如，一片仅被设计用于运行蜂窝式电话的芯片是专用集成电路（ASIC）。
相比之下，7400与4000系列集成电路是可以用导线连接的逻辑构建模块，适用于各种不同的应用。
随着逐年来特征尺寸的缩小和设计工具的改进，ASIC中的最大复杂度从5000个门电路增长到了1亿个门电路，因而功能也有极大的提高。
现代ASIC常包含32位处理器，包括ROM、RAM、EEPROM、Flash等存储器，以及其它大规模组件。
这样的ASIC经常被称为SoC（片上系统）。
数字ASIC的设计者们使用硬件描述语言（HDL），比如Verilog或VHDL语言来描述ASIC的功能。
现场可编程门阵列（FPGA）是7400系列和面包板的现代版，它包括可编程逻辑块和可编程的模块之间的相互连接，使得相同的FPGA能够用于许多不同的场合。
对于较小规模的设计或（与）小批量生产，FPGA可能比ASIC设计有更高的成本效率。
不能循坏的工程费用（建立工厂生产特定ASIC的成本）可能会达到数十万美元。
专用集成电路这一通用名词也包括FPGA，但是大多数设计者仅将ASIC用于非现场可编程的器件，将ASIC和FPGA两者区别开来。
历史
最初的ASIC使用门阵列技术。
Ferranti在1980年左右制作了也许是第一片门阵列，ULA（自由逻辑阵列）。
通过改变金属互相连接掩模产生了定制。
ULA有多至几千个门电路的复杂度。
之后的版本变得更通用，有适应用户的包含金属和多层硅的不同基底，有些基底包括RAM单元。
标准单元设计
在20世纪80年代中期，一个设计者要选择一家ASIC制造商，并用制造商提供的设计工具完成他们的设计工作。
尽管有第三方设计工具，但第三方设计工具和不同的ASIC制造商的布线以及实际半导体工艺过程的性能之间却缺乏有效的联系。
大多数的设计者最终使用工厂特制的工具来完成他们的设计。
解决这个问题的一个方法是实现标准元件，这一问题也带来了更高密度的器件。
每个ASIC制造商都可创造他们自己的具有已知电性能的功能块，如传播延迟器、电容、电感，这些都可以用第三方工具来表示（实现）。
标准单元设计就是利用这些功能块来实现很高的门密度以及良好的电性能。
标准单元设计使门阵列和全定制设计之间在一次性投入的工程费用和循环元件成本方面相互适应。
直到80年代后期，逻辑综合工具，比如设计编译器，开始向广大设计者提供。
这些工具能够将HDL描述语言编译成门级的网表。
这就使得称作标准单元设计的设计方法成为可能。
标准单元集成电路的设计过程在概念上需经过以下几个过程，但事实上在实际生产中这些工序都有较大的重叠。
以工业界普通的熟练水平实现的这些步骤几乎总是产生能正确实现原设计的最终器件，除非后来在物理制造过程中引入了缺陷。
设计工程师团队开始工作于对新的ASIC所要求功能的非正式理解，这通常来自于需求分析。
－设计团队构建对ASIC芯片的描述并使用HDL语言实现这些目标。
这一过程可类比于用高级语言编写计算机程序。
这一过程常被称为RTL（寄存器传送级）设计。
－ 仿真验证目标的合适性。
利用例如Virtutech’sSimics工具，用软件构建的虚拟系统能
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