广达 主板信号名称与作用总述.docx
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广达主板信号名称与作用总述
首先说ALW,它的英文全称是Alway,意思是总是,如+5VALW,它用在当电源插上后,这个电压就应该都有的,所以我们在插上电源后,只有是ALW,不管是3VALW,还是5VALW,只要是ALW,都应该有它相应的电压,它是给开机电路用的,如EC等。
*n:
{'O#D6w*P0Z
其次是SUS,它的英文全称是Suspend,意思是延缓,挂起的意思,如+3VSUS（SLP_S5#CTRLDPOWER这些将在上电时序中讲解它的电压产生实在ALW的电压后面,当接收到SUS_on控制电压后就会产生此一系列的电压,此电压不是主要供给电压,只是为下一步的电压产生提供铺垫,但不代表这电压不重要,没有SUS电压,后面的电压就不会产生。
4c5H9g1g+X+T4P#E
再次是RUN电压,RUN电压没有缩写,它的意思就是跑、运行的意思,这个才是南北桥工作的主要电压,当然南北桥也需要SUS电压。
系统真正运行的话就需要RUN电压正常,如果RUN电压不稳定会造成主板的不稳定。
PLTRST#-K&V"O'L7`4d
总复位信号:
PLTRST#是Intel?
ICH9整个平台的总复位（如:
I/O、BIOS芯片、网卡、北桥等等。
在加电期间及当S/W信号通过复位控制寄存器（I/O寄存器CF9h初始化一个硬复位序列时ICH9确定PLTRST#的状态。
在PWROK和VRMPWRGD为高电平之后ICH9
6PC4|6e+d1
驱动PLTRST#最少1毫秒是无效的。
当初始化通过复位控制寄存器（I/O寄存器CF9h时ICH9驱动PLTRST#至少1毫秒是有效的。
注释:
只有VccSus3_3正常时PLTRST#这个信号才起作用.
THRM#热报警信号:
激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号*V.Q-w*U0Z5E}*c
4P"j（N;m7#r;
热断路信号:
当THRMTRIP#信号为低电平型号时,从处理器发出热断路型号,ICH9马上转换为S5状态。
ICH9将不等待来自处理器的"c9|4K+
PWROK
电源正常信号:
所有电源分配总线稳定99ms以及PCICLK稳定1ms时,PWROK给南桥一个有效标志。
.PWROK可以异步驱动。
PWROK低电0U#R&@1H3K（UX-
0g（*h8M5l%m2A5Q8s2{
平的,南桥就会认为PLTRST#有效。
&k（i9e1C'G9T!
n]
注释:
1.在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出,PWROK必须是最小值处于无效状态。
7M'C,u'y3v:
c4t~8F
2.PWROK必须无假信号,即使RSMRST#是低电平。
!
C7U1q-e&_#^9q/H8
/`%h.rc%D（D+S
控制LINK电源正常信号:
当CLPWROK有效时,表示从电源到控制LINK子系统（北桥、南桥等是稳定的以及通知南桥使CL_RST#无效,直到北桥收到这个信号。
注释:
RSMRST#无效之前CLPWROK不许有效。
注释:
在PWROK有效之后CLPWROK不许有效。
（a0w7l5U#l1]
m"v$v/u;x,
PWRBTN#&E,c/c-V（i;^2^
电源按钮:
电源按钮将引起SMI#或者SCI来指出系统的一个睡眠
状态。
如果系统已经是睡眠状态,那么这个信号将触发一个唤醒事件,如果PWRBTN#有效时间超过4s,不管系统在S0、S1、S3、S4状态,这时都会无条件转换到S5状态。
这个信号的内部有一个上拉电阻及输入端有一个内设的16ms防反跳的设计。
6z'z,k7U'M0Z"V8W2G+
7^,E2_#T%J7G/H6A*@"#{
RI#2J"p1l+r#i"P7S%c-c
铃声提示:
这个信号是一个来自Modem的输入信号。
它允许一个唤醒事件,在电源故障的时候进行保护。
I/N*Y8U3w+V9H7`
SYS_RESET#（i.e*?
.yY8hj6e（iv0g4t
系统复位:
防反跳之后这个信号强制一个内部的复位。
如果SMBus空闲,南桥将马上复位,另外,在系统强迫一个复位之前,SYS_RESET#将等待25ms±2ms直到SMBus空闲。
（c-j.H6^4}:
u$a#M4e
P4c7tC&r
RSMRST#
恢复常态的复位信号:
这个信号用于重置供电恢复逻辑,所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是!
Y2d*|1p+n0ss
.W0`+8s6A9n
挂起的汇流排稳定的一个标志。
LAN_RST#
LAN复位:
当这个信号有效的时候,在LAN内部控制器进行复位,在LAN的ccLAN3_3和VccLAN1_05及VccCL3_3电源正常状态下该信号才会有效。
当解除有效后,这个信号是LAN汇流排稳定的一个标志6G$B'a*J;C
注释:
1.在RSMRST#解除有效之前LAN_RST#必须是有效的。
0h-M7x（Q$^2.在PWROK有效之后,LAN_RST#必须有效。
在VccLAN3_3和VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。
P9^（i"T9[*S5I/S#S,S$d
4.如果集成网卡不用LAN_RST#可以把它连接到Vss。
WAKE#
PCIExpress*唤醒事件:
边带唤醒信号在PCIExpress插槽上有部件并发出唤醒请求信号。
-MD:
c4~9?
7n+J+w5G
p'T#D0^0J/H9[-E
MCH_SYNC#
北桥同步信号:
这个输入信号与PWROK在内部是相与的,该信号连接到北桥的ICH_SYNC#输出端。
/o'W;e1N*f#AC:
A
*Z.u&`4g5s:
`8]&v2P（y
SUS_STAT#/LPCPD#0u（y/@1g,k
挂起状态信号:
该信号有效表明系统马上要进入低功率状态。
它能监控这些设备以及内存从正常模式进入挂起模式,也能用于隔离其它外围设备的输出并关闭它们的电源,该信号在LPCI/F上调用LPCPD#来实现的。
SUSCLK
挂起时钟信号:
这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。
DVRMPWRGD
4CPU电源正常信号:
这个信号直接连接到CPU电源管理芯片,该
信号正常表示VRM是稳定的。
这个输入信号与PWROK在内部是相与的这个信号在挂起的时候是正常。
CK_PWRGD
时钟脉冲发生器电源正常信号:
当主电源有效时这个信号去时钟发生器,当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是高电平有效。
!
]0P8n!
g8Q9a-G'p~
PMSYNC#（仅用于笔记本电脑/GPIO0
电源管理同步信号:
当该信号有效,在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。
这个信号也可以用于GPIO。
j;u/l-e（h9}$t!
w
CLKRUN#（仅用于笔记本电脑/GPIO32（仅用于桌面电脑/C,z'r8b#T6a6c2D"T
PCI时钟运行信号:
这个信号用于支持PCICLKRUN协议。
当连接到外部设备时需要申请重启时钟或者预防时钟停止。
/k%L-C1
DPRSLPVR（仅用于笔记本电脑/GPIO16
更深层睡眠-稳压信号:
这个信号用于VRM在C4状态下将电压降到更低。
当这个信号为高电平,稳压器输出更低的深睡眠电压。
该信号为低电平时（默认值为低电平,稳压器输出正常的电压。
（稳压器指VRM:
VoltageRegulatorModule,o3N"fW2{9Q/it
DPRSTP#（仅用于笔记本电脑/TP1（仅用于桌面电脑
深度停机信号:
这是DPRSLPVR信号的一个复制,低电平有效。
信号类型说明
ADS#I/OAddressStrobe:
地址锁存信号,系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。
GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输
BNR#I/OBlockNextRequest:
次级申请阻止,当一个新的申请信号发出时,此信号可以组织申请总线信号的其他申请信号。
这个信号可以灵活地控制CPU总线引脚
FBPRI#OBusPriorityRequest:
总线优先权申请,GMCH芯片是唯一有权控制总线优先权的芯片,这个信号在HCLK#信号有效时可以对系统总线产生作用7P/z0H6L+P"L（y
BREQ0#I/OBusRequest0:
总线申请0,GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低,%r0]3l6K!
lB*S
CPURST#OCPUReset:
处理器复位,当ICH芯片发出的PCIRST#信号后,GMCH芯片会向CPU发送CPURST#信号,来将CPU复位
DBSY#I/ODataBusBusy:
数据总线繁忙信号,当多路数据同时传输时,此信号可以保障数据传输
DEFER#ODefer:
延迟,按照GMCH芯片的延迟要求进行定期延迟信号,另外此信号也为CPU重新尝试操作提供了时间保障4O8uv!
s'ZE2};r
DIVN[0:
3]#I/ODynamicBusInversion:
动态总线反向信号,和HD[0:
63]信号一起被驱动,信号被取反后发送5O'S（b"^/p-W0S/J
DPSLP#IDeepsleep:
深度待机,此信号由ICH芯片驱动,为CPU提供C3或C4状态的控制5@6m.v%G4P/u/y9p
DRDY#I/ODataReady:
数据准备完成,当数据在传输之前,准备完成后,产生这个信号,数据等待传输
HA[31:
3]#I/OHostAddressBus:
主机地址总线,HA[31:
0]信号与CPU的地址总线相连,注意CPU的地址总线是被取反的7x&q9u0V3l-M;s9c1y;V+d*m
HADSTB[1:
0]#I/OHostAddressStrobe:
主地址锁存信号,HA[31:
3]#信号与CPU总线相连,在CPU周期内,HA[31:
3]#和HREQ[4:
0]#有2倍的转换比率
HD[63:
0]#I/OHOSTDATA:
主机数据总线,这个信号与CPU的数据总线相连,HD[63:
0]在数据总线上以4倍速速率进行传输。
注意:
数据信号在处理器上传输时被置反
3f!
h2}5L9~
HDSTBN[3:
0]#I/ODifferentialHostDataStrobes:
差分主机数据选通信号,这个信号用于同步传输多路HD[63:
0]信号和DIVN[3:
0]信号4O&[0v%_:
m+y+?
1F:
M0}5F
选通信号数据位/@]6XXs!
g5U,W
HDSTBP[3]#,HDSTBN[3]#HD[63:
48]#,DINV[3]#!
]#e5O6}+@/
HDSTBP[2]#,HDSTBN[2]#HD[47:
32]#,DINV[2]#%V5c*`$v$c;WP
HDSTBP[1]#,HDSTBN[1]#HD[31:
16]#,DINV[1]#
HDSTBP[0]#,HDSTBN[0]#HD[15:
0]#,DINV[0]#
HIT#I/OHit:
高速缓存保持不变的请求总线4H（M&M:
P*v
HITM#I/OHitModofied:
高速缓存保持变更的请求总线,并且承担提供总线的任务:
|:
^1u4f%W8v
HLOCK#I/OHostLock:
主机锁信号,所有的CPU周期都受HLOK#信号和ADS#信号控制。
当HLOCK#信号由CPU发出的时候,GMCH的内存接口将无法使用
信号类型说明3W2_9T0d0vr-N
主机接口$z7D,C*d@4w.z9D
ADS#I/OAddressStrobe:
地址锁存信号,系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。
GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输Q$T,C!
D"t3d4z+D8H
BNR#I/OBlockNextRequest:
次级申请阻止,当一个新的申请信号发出时,此信号可以组织申请总线信号的其他申请信号。
这个信号可以灵活地控制CPU总线引脚/v0l/}#^/E/v
BPRI#OBusPriorityRequest:
总线优先权申请,GMCH芯片是唯一有权控制总线优先权的芯片,这个信号在HCLK#信号有效时可以对系统总线产生作用3r&?
$M%G4i%P1o7u1
BREQ0#I/OBusRequest0:
总线申请0,GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低,:
W"x%y!
c"c:
J8
CPURST#OCPUReset:
处理器复位,当ICH芯片发出的PCIRST#信号后,GMCH芯片会向CPU发送CPURST#信号,来将CPU复位
DBSY#I/ODataBusBusy:
数据总线繁忙信号,当多路数据同时传输时,此信号可以保障数据传输
DEFER#ODefer:
延迟,按照GMCH芯片的延迟要求进行定期延迟信号,另外此信号也为CPU重新尝试操作提供了时间保障
DIVN[0:
3]#I/ODynamicBusInversion:
动态总线反向信号,和HD[0:
63]信号一起被驱动,信号被取反后发送+p"p8F-T（D$b*k{KDPSLP#IDeepsleep:
深度待机,此信号由ICH芯片驱动,为CPU提供C3或C4状态的控制,M%j2W2q1Mr*t/]
DRDY#I/ODataReady:
数据准备完成,当数据在传输之前,准备完成后,产生这个信号,数据等待传输%K%[9x&Z$b*T'U%w"n
HA[31:
3]#I/OHostAddressBus:
主机地址总线,HA[31:
0]信号与CPU的地址总线相连,注意CPU的地址总线是被取反的0]5k+Z59q:
`}.|1D
HADSTB[1:
0]#I/OHostAddressStrobe:
主地址锁存信号,HA[31:
3]#信号与CPU总线相连,在CPU周期内,HA[31:
3]#和HREQ[4:
0]#有2倍的转换比率
HD[63:
0]#I/OHOSTDATA:
主机数据总线,这个信号与CPU的数据总线相连,HD[63:
0]在数据总线上以4倍速速率进行传输。
注意:
数据信号在处理器上传输时被置反'a/k*~3h3S
HDSTBN[3:
0]#I/ODifferentialHostDataStrobes:
差分主机数据选通信号,这个信号用于同步传输多路HD[63:
0]信号和DIVN[3:
0]信号
选通信号数据位
HDSTBP[3]#,HDSTBN[3]#HD[63:
48]#,DINV[3]#（]2i7A#|&o
HDSTBP[2]#,HDSTBN[2]#HD[47:
32]#,DINV[2]#.l8w+r9e2H7B'`1P+j
HDSTBP[1]#,HDSTBN[1]#HD[31:
16]#,DINV[1]#
HDSTBP[0]#,HDSTBN[0]#HD[15:
0]#,DINV[0]#
HIT#I/OHit:
高速缓存保持不变的请求总线0P!
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Dk'E.t4q/^
HITM#I/OHitModofied:
高速缓存保持变更的请求总线,并且承担提供总线的任务!
Z（c8Ly-y5t8m7t
HLOCK#I/OHostLock:
主机锁信号,所有的CPU周期都受HLOK#信号和ADS#信号控制。
当HLOCK#信号由CPU发出的时候,GMCH的内存接口将无法使用
HREQ#I/OHostRequestCommand:
主机申请指挥信号,给每个申请信号定义,GMCH芯片控制每个申请信号的权限HTRDY#OHostTargetReady:
主机目标准备完成,此信号表示处理器处理的目标能进入数据传送阶段
RS[2:
0]OResponseStatus:
应答状态信号,所表示的应答信号为:
0l6u6a%s%d-G3O1U
000空闲状态3M3X（W5S2J（A;P"J
001再次尝试回答
010应答延迟'n5?
8v9T;h:
Y
011应答预约（不由GMCH驱动/g3T.:
^$[3
100硬件错误（不由GMCH驱动
101无数据应答#
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