现在常用的电平标准有TTLCMOSLVTTLLVCMOSECLPECL.docx

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现在常用的电平标准有TTLCMOSLVTTLLVCMOSECLPECL

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。

下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL：

Transistor-TransistorLogic三极管结构。

Vcc：

5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。

因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。

所以后来就把一部分“砍”掉了。

也就是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL（LowVoltageTTL）。

3.3VLVTTL：

Vcc：

3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5VLVTTL：

Vcc：

2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。

更低的LVTTL不常用就先不讲了。

多用在处理器等高速芯片，使用时查看芯片手册就OK了。

TTL使用注意：

TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；               TTL电平输入脚悬空时是内部认为是高电平。

要下拉的话应用1k以下电阻下拉。

TTL输出不能驱动CMOS输入。

CMOS：

ComplementaryMetalOxideSemiconductor  PMOS+NMOS。

Vcc：

5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。

对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

3.3VLVCMOS：

Vcc：

3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。

2.5VLVCMOS：

Vcc：

2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS使用注意：

CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值（比如一些芯片是0.7V）时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL：

EmitterCoupledLogic发射极耦合逻辑电路（差分结构）

Vcc=0V；Vee：

-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

速度快，驱动能力强，噪声小，很容易达到几百M的应用。

但是功耗大，需要负电源。

为简化电源，出现了PECL（ECL结构，改用正电压供电）和LVPECL。

PECL：

Pseudo/PositiveECL

Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC：

LowVoltagePECL

Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意：

不同电平不能直接驱动。

中间可用交流耦合、电阻网络或专用芯片进行转换。

以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。

（如多用于时钟的LVPECL：

直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。

但两种方式工作后直流电平都在1.95V左右。

）

前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

LVDS：

LowVoltageDifferentialSignaling

差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。

通过外部的100欧匹配电阻（并在差分线上靠近接收端）转换为±350mV的差分电平。

LVDS使用注意：

可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil（0.25mm）。

100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。

如果感兴趣的话可以联系我。

CML：

是内部做好匹配的一种电路，不需再进行匹配。

三极管结构，也是差分线，速度能达到3G以上。

只能点对点传输。

GTL：

类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。

1.2V电源供电。

Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：

Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V

HSTL是主要用于QDR存储器的一种电平标准：

一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。

和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平（VCCIO/2），另一端接输入信号。

对参考电平要求比较高（1%精度）。

SSTL主要用于DDR存储器。

和HSTL基本相同。

V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。

对参考电平要求比较高（1%精度）。

HSTL和SSTL大多用在300M以下。

RS232和RS485基本和大家比较熟了，只简单提一下：

RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。

+12V表示0，-12V表示1。

可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。

RS485是一种差分结构，相对RS232有更高的抗干扰能力。

传输距离可以达到上千米。

[H1]几种常用逻辑电平电路的特点及应用[/H1]

发布:

2007-7-2600:

55|作者:

华南农业大学　代芬　漆海霞　俞龙|来源:

单片机及嵌入式系统应用|查看:

4次

引言

　　在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。

但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。

1几种常用高速逻辑电平

1.1LVDS电平

　　LVDS（LowVoltageDifferentialSignal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

　　LVDS的典型工作原理如图1所示。

最基本的LVDS器件就是LVDS驱动器和接收器。

LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5mA。

LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。

当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。

LVDS技术在两个标准中被定义：

ANSI/TIA/EIA644（1995年11月通过）和IEEEP1596.3（1996年3月通过）。

这两个标准中都着重定义了LVDS的电特性，包括：

①低摆幅（约为350mV）。

低电流驱动模式意味着可实现高速传输。

ANSI/TIA/EIA644建议了655Mb/s的最大速率和1.923Gb/s的无失真通道上的理论极限速率。

②低压摆幅。

恒流源电流驱动，把输出电流限制到约为3.5mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。

这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

③具有相对较慢的边缘速率（dV/dt约为0.300V/0.3ns,即为1V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

　　所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

　　LVDS的应用模式可以有四种形式：

①单向点对点（pointtopoint），这是典型的应用模式。

②双向点对点（pointtopoint），能通过一对双绞线实现双向的半双工通信。

可以由标准的LVDS的驱动器和接收器构成；但更好的办法是采用总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。

③多分支形式（multidrop），即一个驱动器连接多个接收器。

当有相同的数据要传给多个负载时，可以采用这种应用形式。

④多点结构（multipoint）。

此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。

它可以提供双向的半双工通信，但是在任一时刻，只能有一个驱动器工作。

因而发送的优先权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。

　　为了支持LVDS的多点应用，即多分支结构和多点结构，2001年新推出的多点低压差分信号（MLVDS）国际标准ANSI/TIA/EIA8992001，规定了用于多分支结构和多点结构的MLVDS器件的标准，目前已有一些MLVDS器件面世。

　　LVDS技术的应用领域也日渐普遍。

在高速系统内部、系统背板互连和电缆传输应用中，驱动器、接收器、收发器、并串转换器/串并转换器以及其他LVDS器件的应用正日益广泛。

接口芯片供应商正推进LVDS作为下一代基础设施的基本构造模块，以支持手机基站、中心局交换设备以及网络主机和计算机、工作站之间的互连。

1.2ECL电平

　　ECL（EmitterCoupledLogic）即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路，如图2所示。

ECL电路的最大特点是其基本门电路工作在非饱和状态，因此ECL又称为非饱和性逻辑。

也正因为如此，ECL电路的最大优点是具有相当高的速度。

这种电路的平均延迟时间可达几个ns数量级甚至更少。

传统的ECL以VCC为零电压，VEE为-5.2V电源，VOH=VCC-0.9V=-0.9V，VOL=VCC-1.7V=-1.7V，所以ECL电路的逻辑摆幅较小（仅约0.8V）。

当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。

另外，ECL电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强；但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以电路的功耗较大。

　　如果省掉ECL电路中的负电源，采用正电源的系统（+5V），可将VCC接到正电源而VEE接到零点。

这样的电平通常被称为PECL（PositiveEmitterCoupledLogic）。

如果采用+3.3V供电，则称为LVPECL。

当然，此时高低电平的定义也是不同的。

它的电路如图3、4所示。

其中，输出射随器工作在正电源范围内，其电流始终存在。

这样有利于提高开关速度，而且标准的输出负载是接50Ω至VCC-2V的电平上。

　　在使用PECL电路时要注意加电源去耦电路，以免受噪声的干扰。

输出采用交流耦合还是直流耦合，对负载网络的形式将会提出不同的需求。

直流耦合的接口电路有两种工作模式：

其一，对应于近距离传送的情况，采用发送端加到地偏置电阻，接收端加端接电阻模式；其二，对应于较远距离传送的情况，采用接收端通过电阻对提供截止电平VTT和50Ω的匹配负载的模式。

以上都有标准的工作模式可供参考，不必赘述。

对于交流耦合的接口电路，也有一种标准工作模式，即发送端加到地偏置电