数电第5章习题解答张克农版.docx

数电第5章习题解答张克农版.docx

《数电第5章习题解答张克农版.docx》由会员分享，可在线阅读，更多相关《数电第5章习题解答张克农版.docx（23页珍藏版）》请在冰豆网上搜索。

数电第5章习题解答张克农版

5章课后习题解答

5.1一同步时序电路如图题5.1所示•设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；

（2）画出电路的状态图；

（3）画出0°作用下各0的波形图；

（4）说明电路的逻辑功能。

Q。

0Q

图题5」

［解］

（1）状态转换表见表解5.U

（2）状态转换图如图解5.1

（1）。

（3）波形图见图解5.1

（2）o

（4）由状态转换图可看出该电路为同步8进制加法计数器。

表解5.1

CP

Q；

Q：

2：

0T釘1

0

0

0

0

0

0

1

1

0

0

1

0

1

0

2

0

1

0

0

1

1

3

0

1

1

1

0

0

4

1

0

0

1

0

1

5

1

0

1

1

1

0

6

1

1

0

1

1

1

7

1

1

1

0

0

0

0o_n_njn_n_r

0—I~I_I~L_

©II

（1）

（2）图解5I

5.2由〃FF构成的电路如图题5.2所示。

（1）若Qg作为码组输出，该电路实现何种功能？

（2）若仅由@输出，它又为何种功能？

Q。

00

图题5.2

［解］

（1）由图可见，电路由三个主从〃触发器构成。

各触发器的/«均固定接1,且为异步连接，故均实现八触发器功能，即二进制计数，故三个触发器一起构成8进制计数。

当QQQ、作为码组输出时，该电路实现异步8进制计数功能。

（2）若仅由Q端输出，则它实现8分频功能。

5.3试分析图题5.3所示电路的逻辑功能。

［解］

（1）驱动程式和时钟方程

丿。

=厉，K°=l;CPa=CPjn；d厶=Q"0,心=1;CP严CP

（2）将驱动方程代入特性方程得状态方程

2：

=區+私=旺（CP）

（c/>）

=$Q：

Q：

（CP）

（3）

根据状态方程列出状态转换真值表

（4）作状态转换图

（5）逻辑功能：

由状态转换图可见该电路为异步5进制计数器。

5.4试求图题5.4所示时序电路的状态转换真值表和状态转换图，并分别说明尤二0及*=1时电路的逻辑功能。

图题5.4

［解］

（1）写驱动方程和输出方程

Jo=X,K严両

Y=Q：

（2）求状态方程

q；t=逅+瓦a=x^+xN鱼g詁N+KQ；=X屁+Q；1反

（3）画次态卡诺图求状态转换真值表

（4）作状态转换图如图解5.4

（2）所示。

（5）

功能：

当用0时，实现返回初态；当F1肘，实现三进制计数功能。

5.5试分析图题5.5所示的异步时序电路。

要求:

（1）画出•”二N=0时的状态图;

（2）画出f/=0,；V=1时的状态图；

（3）

说明该电路的逻辑功能。

图題5.5

（3）电路的逻辑功能：

可逆的八进制计数器，氐N分别为加、减法运算控制端。

5.6.竺图题5.6是一个串行奇校验器。

开始时，首先由兀■信号使触发器置"0”。

此后，由尤串行地输入要校验的位二进制数。

当输入完毕后,便可根据触发器的状态确定该"位二进制数中“1”的个数是否为奇数。

试举例说明其工作原理，并画出波形图。

［解］写出电路的状态方程为，=X®Q\由于电路的初始状态为0,由状态方程可知，当输入才中有奇数个"1”时，输出0为lo波形图略。

5.7已知图題5.7是一个二进制序列检测器，它能根据输出Z的值判别输入才是否为所需的二进制序列。

该二进制序列在脉冲同步下输入触发器〃ZZ〃的。

设其初态为1001,并假定公0为识别标志，试确定该检测器所能检测的二进制序列。

5.8用〃触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。

［解］

（1）画原始状态转换图

1确定原始状态数及其意义

输入序列上01100

输出相应K：

00010

状态：

$S$$S

2画原始状态图如图解5.8

（1）所示。

（2）状态化简，简化状态图如图解5.8

（2）所示。

（3）

状态编码，选择所

（4）列出状态转换表如表解5.8所示。

（5）求状态方程和输出方程

作次态卡诺图如图解5.8（3）0

QT=xq：

+xq：

z=应Q：

（6）求驱动方程

对比状态方程与特性方程可得

J\=XQ；；,K{=X

（7）

画逻辑图

5.9分析图题5.9所示电路，说明当开关从B、C均断开时，电路的逻辑功能；当儿B、C分别闭合时，电路为何种功能？

［解］

（1）当开关久B、C均断开时，由于非门输入端对地所接电阻处风叭相当于接逻辑“OS则非门输出为逻辑“V。

也即各触发器的耳=1,不起作用，电路执行16进制加

法计数功能。

（2）当月闭合时，由于兀=@,因而当0=1,即计数黠状态为1000时，复位到0,重新开始计数。

故执行8进制加法计数器功能；同理，B.C分别闭合时电路为4进制和2进制加法计数器。

Q；Q；Q；

Q賈0皆

Z

000

001

0

001

010

0

010

011

0

011

100

0

100

000

1

000

001

0

5.10用〃触发器设计图题5.10所示功能的表解5.10逻辑电路。

12345678

cjumrLnjiruT

7|~1|~|

图题5」0

［解］

（1）由图可知电路可按五状态时序电路设计。

设状态分别为:

&=000,S=001,£=010,$=011,$=100o

（2）根据状态分配的结果可以列出状态转换真值表如表解5.10o

（3）

（3）画次态卡诺图求状态方程和输出方程

_m5.10_

Q；JQ；Q；Q：

；,0J00+0Q：

，Q—Q応,Z=@

（4）求驱动方程

将状态方程与〃触发器的特性方程比较得

—K2=\

J产色,K产©

丿°=o；'，Kq=1

（5）检查电路的自启动能力

由次态卡诺图可见，当电路进入无效状态时，其相应的状态转移为：

101-010,110-010,111-000,因此，该电路能够自启动。

（6）画电路图

根据驱动方程和输出方程画逻辑电路图如图解5.10所示。

5.11用〃触发器设计图题5.11所示两相脉冲发生电路。

召亠厂Ll_LLl_

Z2~I~|

图題5」1

［解］由图可见，电路的循环状态为00-10-11-01-00,因此可按同步计数器设计，用两个“FF实现。

（1）作次态卡诺图求状态方程和输出方程

Q—NE+0反，Q賈=Q；E+Q；Q；；

Z厂釦z严0

（2）求驱动方程

CP

图解5」1⑵

将状态方程与〃触发器的特性方程对比,

可得

J\=QS

J°=Q；，K厂莎

（3）画逻辑电路图5.12—个同步时序电路如图题5.12所示。

设触发器的初态Q=Q=0。

（1）画出Q、Q和F相对于的波形；

（2）

从厂与/的关系看，该电路实现何种功能？

［解］

（1）1）写方程式

1驱动方程：

D°=ND严Q：

2复位方程：

兀?

=Q

3输出方程：

F=CP+Q；；

2）求状态方程_

=NQ「=Q：

（兀=Q）

3）求状态转换表，如表5.12所示。

4）画a、0和尸相对于莎的波形•如图解5.12所示。

从戶与莎的关系可以看出该电路实现三分频功能。

5.13用双向移位寄存器74194构成6位扭环计数器。

［解］要构成6位扭环计数器，需两块74194级联，如图解5.13所示。

图解5.13

表题5」4

|—>000（）1000110001101101101101110011

—0001

图解5」4{2}

5.15用74LS293及其它必要的电路组成六十进制计数器，画出电路连接图。

[解]74LS293为异步2-8-16进制集成计数器，需要两片级联实现60进制计数器。

方法一：

全局反馈清篆

（1）川=60,9=[60]（»=[0011U00]b

⑵F=^2=HQi=Q5QAQ,Q2

（3）画电路连接图

5.14利用移位寄存器74194及必要的电路设计产生表题5.14所示脉冲序列的电路。

[解]

（1）作次态译码真值表

即按表題5.14给出的态序表，决定前一状态变化到后一状态时，移入的数据是0还是1以及是左移还是右移，按此设置念及久的状态和功能控制信号M、必的状态。

如表解5.14所示。

（2）

化简几、以—塢

方法二：

局部反馈清零仃）AT=60=6x10=^2x^1

S/j2=0110,5nl=1010⑵F严叭

片=&血5Q'=Q@

（3）

画电路连接图

5.16图题5.16为由74LS290构成的计数电路，分析它们各为几进制计数器。

（2）CP-

（3）CP-

（4）CP-

5.16A

（1）

图题5」6

反馈连线5.=011,故为3进制计数器。

［解］

（1）CPfCP"仅QQQ\作输出，

CP\,Sn=100,故为4进制计数器。

%Q-CP\、QQQQ输出均有效，S=1001,故为9进制计数器。

CP。

、一CP\、S.=1000,故为8进制计数器。

试用计数器74LS161及必要的门电路实现13进制及100进制计数器；

（2）

试用计数器74LS160实现

（1）中的计数器。

［解］

（1）①用反馈清零法实现13进制计数器

N=\3

Sn=1101

r=c^=fic?

=ssa；

逻辑图见图解5.16A（Do

②用全局反馈清零法实现100进制计数器

②100进制计数器

0052Qi

图解5.16A（3）

因为74160是10进制计数器，所以无需反馈而自然实现100进制计数器。

逻辑图见图解5.16A（4）o

Q°Q\220222

图解5.16A（4）

5.17用计数器74193构成8分频电路，在连线图中标出输出端。

[解]74193为同步可逆16进制集成计数器。

要得到8分频，只需从Q输出即可。

CP0

—c

CRLDD（>DjD?

D3

VPu74193BO—

£PdCO1

QoQiQ:

Qs

图解5.17

5.18计数器74LS293构成电路如图题5.18所示，试分析其逻辑功能。

［解］电路为全局反馈，且复位信号为异步操作。

故可直接读反馈连线的反馈态:

S“050X0202=1妣1°00。

所以，电路为136进制计数器。

5.19计数器74LS290构成电路如图题5.19所示，试分析该电路的逻辑功能。

［解］由图可知，电路为全局反馈•根据反馈连接可得反馈态

=1000010

由于74290为十进制计数器，S应按8421BCD码考虑。

所以，该电路为异步42进制BCD码加法计数器。

5.20计数器74161构成电路如图题5.20所示，试说明其逻辑功能。

［解］由图可知，74161

（1）的09输出控制着74161

（2）的皿和671.而74161

（2）的输出e又作为反馈控制预置信号，又C0二QQQQCT、、因此，两片计数器的满状态和预置状态即为计数器的结束和初始状态。

故

^=（5^+1）-SO=（11111111）B+1-（00111100）B=196

所以，该电路为同步196进制计数器。

5.21试分析图题5.21所示用计数器74163构成电路的逻辑功能。

［解］74163为同步式16进制集成加法计数器。

电路为同步级联，通过徐执行全局反馈清零•因74163的徐为同步操作方式•直接读连线可得电路的状态，故：

N=S-i+1=[01001000]B+1=73

所以，该电路为同步73进制加法计数器。

5.22计数器74193构成电路如图题5.22所示，试分析该电路的逻辑功能。

CRLDD°D,D2D3

—<>CPVBO

CP

74193

—<>CPDCO

QoQiQiQ3

0。

QxQ

图题5.22

[解]74193为异步可逆16进制计数器。

图中莎送入纽，CR=1配合，又LD=BO,

So=0294=1000,可知空在6T脉冲作用燮行减法计数。

经过8次脉冲将计数器中的预置k1000减到0000,而输出低电平，使而=0,又立即置入1000态。

因此，8个（T脉冲一个计数循环。

该电路为同步8进制减法计数器。

5・23指出图題5.23电路中叭X.Y和Z点的频率。

图题5.23

[解]⑴10位环形计数器为10分频，所以/w=16KHz：

（2）4位二进制计数黠为为16分频，所以人=lKHz；

（3）模25行波计数器为25分频，所以/y=40Hz；

（4）4位扭环计数器为8分频，所以人=5Hz。

5.24设图5.5.4中各寄存器起始数据为[I]=1011,[II]=1000,[111]=0111,将图題5.24中的信号加在寄存器I、II、III的使能输入端。

试决定在爪如心和&时刻，各寄存器的容。

——

[-

EN、

ENqJ

I

ST,1

L

Ln

sr2

ST、|

CP

1

1"1

"1

1n_

图题5.24

[解]石时虬寄存器II的数据looo送到总线,寄存器in接收,[i]=ioh,[ii]=iooo,[m]=1000；±2时刻，寄存器III的数据1000送到总线，无数据接收，各寄存器数据不变;力时刻，无数据传送，各寄存器数据不变；b时刻，寄存器I的数据1011送到总线，寄存器II、III接收，[l]=101h[II]=[III]=1011o

5.25时序电路如图题5.25所示，其中R-弘和Rs均为8位移位寄存器，其余电路分别为全加器和〃触发器，要求：

（1）说明电路的逻辑功能；

（2）若电路工作前先清零，且两组数码J=10001000,3=00001110,8个必脉冲后，Ra、Rb和Rs中的容为何？

（3）再来8个脉冲，咫中的容如何？

图题5.25

[解]

（1）①可将电路划分为三个功能块

I、III中都是8位移位寄存器；II中全加器和〃触发器。

2分析各功能块电路的逻辑功能

功能块I：

在移位脉冲作用下逐位将/!

、〃两组数据分别移入R.\、Rm8个彷脉冲过后，可将久〃两组8位二进制数据存入移位寄存器。

功能块II：

由移位寄存器R«和心提供的加数和被加数的最低位先输入全加器的川和经过全加器相加后产生和输出&和进位输出G。

来一个O3脉冲后，一方面将Ra和斷中的次低位数送入/L和B输入，并将最低位相加之和移入弘中，另一方面又将最低位相加产生的进位通过〃FF输入全加器的CI端，和次低位加数被加数一起决定相加之和及进位输出，再来莎时又重复前述过程。

这样，经过8个后，A、B两组数通过移位寄存器乩、心逐位送入全加器相加。

全加器和〃鮭发器实现两数串行加法运算。

功能块III：

移位寄存器Rs保存8位全加和。

3分析总体逻辑功能

电路总体实现两组8位二进制数串行加法功能。

（2）8个6P脉冲过后,[Ra]=^=10001000,[弘]=400001110,[Rj=00000000。

（3）[Rs）=J+j?

=10010110

5.26图题5.26中，74154是4-16线译码器。

试画出及S。

、S】、S2、S3、St,S5、S«和&各输出端的波形图。

s°S、S2S3S；S6S5S4

mmmmmmmm

TTi1111TT11xTiTT

图题5.26

［解］由图可见，74194构成扭环形计数器，m到来前先淸零。

因此，74194从0000开始,在M,Mo=01方式控制信号及莎脉冲作用下，执行右移操作，由于Dsr=@，可得计数态序表如表解5.26所示；74194输出作为4/16线译码器的输出，译码器输出低有效，经非门后5T£高有效，波形图见图解5.26所示。

CP

aQz

0

0

0

0

0

1

1

0

0

0

2

1

I

0

0

3

1

I

1

0

4

1

1

1

1

5

0

1

1

1

6

0

0

1

1

7

0

0

0

1

8

0

0

0

0

表解5.26

12345678910

cT_rLrLrLrLrLrLrLTLrLrL

s°|~I

》:

_rn_

亠~1i-

S,

3

图解5.26

S'~I:

5.27试用计数器74290设计一个5421编码的六进制计数器。

［解］当74290的纠接莎脉冲，而将矶接Q时，电路执行5421BCD码。

5421编码如表解7.23所示。

具体设计如下

（1）N=6,S”=1OO1

（2）尸=心心=陶

（3）画逻辑图如图解5.27所示。

…

5.29电路如图题5.29所示，要求

仃）列出电路的状态迁移关系（设初始状态为0110）；

（2）写出尸的输出序列。

图题5.29

［解］

（1）电路由移位寄存器74194和多选一MUX构成。

由于74194中右移数据输入Dsr=Q.,且工作方式控制信号构成了环形计数器；而8选1MUX的地址输入仏4人=0200°，D4=D3=D（）=O,仇=耳=@,因此，根据74194的输出态序和MUX的选择功能就能得出F的输出序列。

电路的状态迁移关系见表解5.29所示。

（2）由表可见.F的输出序列为0010。

5.30图题5.30所示为某非接触式转速表的逻辑框图，其由n｛八部分构成。

转动体每转动一周，传感器发出一信号如图題5.30中所示。

（1）根据输入输出波形图，说明B框中应为何种电路？

（2）试用集成定肘器（可附加JKFF）设计C框中电路；

（3）若已知测速围为0、9999,E、G框中各需集成器件若干？

（4）E框中的计数器应为何种进制的计数器?

试设计之？

（5）若G框中采用74LS47,H框中应为共阴还是共阳显示器？

当译码器输入代码为0110和1001时，显示的字形为何？

jirinjirin

［解］

（1）图中输入为缓变信号，输出为矩形波，所以，B框中应为施密特触发器。

（2）略

（3）E,G框中各需集成器件4块；

（4）因后续电路H中的显示部分为人们能直接读取的十进制0'9,译码部分必为BCD七段显示译码器，要求E框中的计数器应为10进制计数器。

具体设计可采用任一种集成计数器，直接选用10进制集成计数器实现时，电路最简单。

此处采用74160实现。

逻辑图如图解5.30所示。

（5）

因7447为输出低有效的译码器，所以，H框中应为共阳显示器，当译码器输入代码为0110和1001时.显示字形分别为6和9。

图解5.30