象棋竞赛计时器的设计doc修改版讲解.docx

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象棋竞赛计时器的设计doc修改版讲解

课程设计

课程名称数字电子技术

课题名称象棋竞赛计时器设计

专业电气工程及其自动化

班级电气0705班

学号200701010524

姓名贾磊

指导教师陈意军

2009年11月11日

前言………………………………………………………………3

第一章计数器概述………………………………………………4

1.1计时器的特点及应用……………………………………4

1.2设计任务及要求…………………………………………5

第二章电路设计原理及单元模块…………………………………6

2.1设计原理…………………………………………………6

2.2设计方案…………………………………………………7

2.3单元模块………………………………………………8

2.3.18421BCD码递减计数器模块……………………8

2.3.2时钟模块………………………………………15

2.3.3辅助时序控制模块……………………………16

2.3.4译码显示模块…………………………………17

2.3.5开关控制模块…………………………………19

第三章硬件安装与调试…………………………………………20

3.1电路的安装………………………………………………20

3.2电路的调试………………………………………………21

第四章实验体会…………………………………………………22

结论………………………………………………………………23

附录…………………………………………………………………24

前言

电子课程设计是电子技术学习中非常重要的一个环节，是将理论知识和实践能力相统一的一个环节，是真正锻炼我们学生能力的一个环节。

在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、游戏中的倒时器，交通信号灯、红绿灯，由此可见计时器在现代社会是何其重要的。

在象棋比赛中，甲乙二人在3小时规定用时后开始读秒，甲乙读秒分别为30秒倒计时，每隔一秒，计数器减一。

甲30秒用时完后，乙自动切换。

以数字形式显示倒计时时间。

本设计主要能完成：

显示3时00分00秒和30秒倒计时功能；系统设置外部操作开关，控制计时器的直接清零、置数、启动和暂停功能；3时00分00秒计时器为递增计时，其计时间隔为1秒；30秒计时器为递减计时，计时器走到到零时，数码显示器显示00，同时发出蜂鸣报警信号和数码显示灯闪烁。

整个电路的设计借助于EWB5.0仿真软件和数字逻辑电路相关理论知识，并在EWB5.0下设计和进行仿真，得到了预期的结果。

第一章计时器概述

1.1计时器的特点及应用

随着社会文明的进步和科学技术的发展，先进的电子技术在各个近代学科门类和技术领域占有不可或缺的核心地位。

在我国现代化建设的发展进中数字电子技术在国民经济和科学研究各个领域的应用也越来越广泛，而计时器恰恰是数字电子技术的一个重要组成部分，计时器是一个用来实现计数功能时序部件，它不仅可以用来计脉冲个数，还常用来做数字系统的定时、分频执行数字运算，以及其他特定的逻辑功能等等。

计时器的种类很多。

按构成计时器的各触发器是否使用同一个时钟脉冲源来分，可以分为同步计时器和异步计时器。

根据计时制的不同，可以分为二进制、十进制和任意进制计时器。

根据计时器的增减趋势，又可以分为加法、减法和可逆计时器。

还有可预置数和可编程序功能计时器等等。

目前，无论是TTL还是CMOS集成电路，多有品种较齐全的中规模集成计时器，使用者只要借助于期间手册提供的功能表和工作波形图及管脚图排列，就能正确地使用这些器件。

1.2设计任务及要求

1.2.1基本要求：

（1）具有显示3时00分00秒和30秒倒计时功能；

（2）甲乙在3小时公共用时后，开始读秒；甲乙读秒分别为30秒倒计时，每隔一秒，计数器减一。

甲30秒用完后乙自动切换。

以数字形式显示倒计时时间。

（3）系统设置外部操作开关，控制计时器的直接清零、置数、启动/连续、暂停等功能；

（4）计时器为3时00分00秒递增和30秒秒递减计时，其计时间隔为1秒；

（5）30秒计时器递减到零时，数码显示器闪烁，同时发出蜂鸣报警信号。

1.2.2设计任务及目标：

（1）设计思路清晰，整体设计给出框图，提供总电路图

（2）单元模块设计，给出具体设计思路和电路；

（3）给出单元模块电路，总电路图的仿真结果

（4）进行电路的装接、调试，直到电路能达到规定的设计要求；

（5）写出完整、详细的课程设计报告。

1.2.3主要参考器件：

NE555

（1）74LS192（7）74LS00

（2）74LS08

（1）74LS02

（1）

74LS32

（2）74LS04

（2）数码显示灯1个数码管7个

第二章电路设计原理与单元模块

2．1设计原理

总体参考方案框图如下图所示。

它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等模块组成。

其中计数器和控制电路是系统的主要模块。

计数器完成3小时00分00秒和30秒倒计时功能，而控制电路完成计数器的直接清零、启动计数、置数、暂停/连续计数、译码显示电路的显示与定时时间到报警等功能。

秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。

译码显示电路由74LS48和共阴极七段LED显示器组成。

报警电路在实验中可用数码显示灯和蜂鸣器构成。

2．2设计方案

分析设计任务书，计数器和控制电路是系统的主要部分。

计数器完成3h和30s倒计时功能，而控制电路具有直接控制计数器的启动计数、暂停／连续计数、译码显示电路的显示功能。

为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。

在操作直接清零开关时，要求3h计数器直接清零。

当公共3小时走完之后，时间定格在3时00分00秒保持不变，于是想到将显示3小时的那个芯片的输出端Qa和Qb通过一个与非门之后的输出再和脉冲CP进行逻辑与运算，将结果作为秒个位脉冲的输入这样就可做到数码管显示3时00分00秒的字样时停止计数。

之后是自行启动30秒倒计时。

将上文所说的Qa和Qb连到与非门的输入端，然后将输出的结果再通过反向器求反，从反向器的输出端引一条线与脉冲CP通过与门之后输出到30秒的秒个位的脉冲输入端，即CPd，这样就可实现3小时过完之后30秒倒计时自行启动。

最后是控制电路的设计，考虑到一般的开关在开关闭合和断开的时候会有跳动导致接触不良的现象，所以在本实验中采用RS触发器构成的单刀双掷防抖动开关即可排除开关抖动的干扰，具体原理下文有详细论述在此不再赘述。

2．3单元模块

2.3.18421BCD码递减计数器模块

计数器选用汇总规模集成电路74LS192进行设计较为简便，74LS192是十进制可编程同步加减计数器，它采用8421码二-十进制编码，并具有直接清零、置数、加减计数功能。

图2-3是74LS192外引脚及时序波形图。

图中

、

分别是加计数、减计数的时钟脉冲输入端（上升沿有效）。

是异步并行置数控制端（低电平有效），

、

分别是进位、借位输出端（低电平有效），CR是异步清零端，D3-D0是并行数据输入端，Q3-Q0是输出端。

74192的功能表见下表2-1所示。

其工作原理是：

当

=1，CR=0时，若时钟脉冲加到

端，且

=1则计数器在预置数的基础上完成加计数功能，当加计数到9时，

端发出进位下跳变脉冲；若时钟脉冲加到

端，且

=1，则计数器在预置数的基础上完成减计数功能，当减计数到0时，

端发出借位下跳变脉冲。

图2-374LS192外引脚及时序波形图

表2-174LS192功能表

输入

输出

清零

置数

加计数

减计数

数据

LD`

CPu

CPD

↑

递减计数

↑

递增计数

保持

当CPD=1，计数脉冲从CPu送入，则在CP上升沿的作用下，计数器进行加计数，加到9后，借位输出端

当CPu=1时，计数脉冲从CPD送入，则在CP上升沿的作用下，计数器进行减计数，减到0时，借位输出端

由74LS192构成的六十进制递减计数器如下图所示

其计数过程如下：

芯片的顺序从左到右定为1、2、3、4、5第5个芯片的UP管脚输入的CP是由第1个芯片的QA和QB与非的结果再与频率为1HZ的脉冲逻辑与得到的结果，这样当计时器计时到3小时00分00秒时第5个芯片的UP端输入的脉冲为0这样就停止了脉冲的输入进而启动30秒倒计时的计数。

其进位方式如下：

第5个芯片从0走到9时其进位输出端

产生一个0作为第四个芯片的脉冲输入，由于要设计的六十进制的计数器而74LS192时10进制加减计数器，于是将第4个芯片的QB和QC进过一个与门连到芯片的CR清零端这样当计数器走到6时QB和QC逻辑与过之后产生一个1计数器清零这样就构成了一个60进制的计数器，然后将第4个芯片的QB和QC逻辑与过之后的结果作为第3个芯片的脉冲输入，这样秒位每走60秒就向分的个位进1。

以下类推即可。

由74LS192构成的三十进制递减计数器如下图2-4所示

CP输入↓

图2-48421BCD三十递减计数器

其预置数为N=（00101001）=（29）10。

它的计数原理是:

只有当低位

端发出借位脉冲时,高位计数器才作减计数。

当高、低位计数器处于全零,且

为0时,置数端

=0,计数器完成并行置数,在

端的输入时钟脉冲作用下,计数器再次进入下一循环减计数。

其计数过程如下：

时间走到3小时00分00秒时停止不动，30秒倒计时启动，将显示3小时的第一个芯片的QA和QB与非的结果再非一下然后再和脉冲CP就行逻辑与运算作为30秒倒计时的秒个位的脉冲输入端，这样做就可以实现时间走到3时00分00秒停止不动而30秒倒计时启动，这时秒个位就从9开始计数倒0然后再从9到0循环往复每次走到0时，借位输出

就输出一个0作为秒十位的脉冲输入，秒个位每进行一次循环秒十位就减1，对于预置数则是将秒个位芯片的输入A和D接1，B和C接地；秒十位的B接1其他接0，这样预置数为29，对于30进制的设定则是将秒十位的QC和QD通过一个与非门连到芯片的

，这样就连成了一个30进制计数器。

2.3.2时钟模块

为了给计数器74LS192提供一个时序脉冲信号,使其进行减计数,本设计采用555构成的多谐振荡电路（即脉冲产生电路）,其基本电路如图2-6示.

其中555管脚图如下图2-5示.由555工作特性和其输出周期计算公式可知,其产生的脉冲周期为:

T=0.7（R1+2R2）C

因此,我们可以计算出各个参数通过计算确定了R1取15k欧姆,R2取68k欧姆,电容取C为10uF、C1为0.1uF,.这样我们得到了比

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