一位全加器电路版图设计.docx
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一位全加器电路版图设计
1绪论
1.1设计背景
Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。
TannerEDATools也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。
L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-EditPro包含IC设计编辑器（LayoutEditor）、自动布线系统（StandardCellPlace&Route）、线上设计规则检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的比较器（LVS）、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。
L-EditPro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2设计目标
1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图
2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形
3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证
4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形
5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度
2一位全加器电路原理图编辑
2.1一位全加器电路结构
一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。
由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。
由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。
PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位[2]。
电路原理图如图2.1所示：
图2.1一位全加器电路原理图
2.2一位全加器电路仿真分析波形
给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析[3]，
.includeF:
\13\tanner\TSpice70\models\ml2_125.md
vvddVDDGND5
vaAGNDPULSE（0505n5n50n100n）
vbBGNDPULSE（0505n5n60n120n）
vcCGNDPULSE（0505n5n70n140n）
.tran/op10n400nmethod=bdf
.printtranv（A）v（B）v（C）v（SUM）v（CO）
对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.2所示：
图2.2一位全加器电路原理图输入输出仿真波形
2.3一位全加器电路的版图绘制
用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。
一位全加器版图如图2.3所示：
图2.3一位全加器电路版图及DRC验证结果
2.4一位全加器版图电路仿真并分析波形
给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，
.includeF:
\13\tanner\TSpice70\models\ml2_125.md
vvddVDDGND5
vaAGNDPULSE（0505n5n50n100n）
vbBGNDPULSE（0505n5n60n120n）
vcCGNDPULSE（0505n5n70n140n）
.tran/op10n400nmethod=bdf
.printtranv（A）v（B）v（C）v（SUM）v（CO）
对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.4所示：
图2.4一位全加器版图输入输出仿真波形
2.5LVS检查匹配
用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：
图2.5一位全加器LVS检查匹配图
由上图的Circuitsareequal.可得电路原理图和版图完全匹配。
总结
本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。
在绘制电路原理图过程中，由于改错了EXPORTnetlist的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。
在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。
最后还要进行DRC检查。
在导出网表的时候一定要先ReplaceSetup,如果不进行这一步那么后面不能导出网表，在lvs匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。
在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己设计的电路逻辑是不是一致。
在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。
所以经过这次课程设计，让我对版图这门学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。
同时要感谢张老师和同学的无私帮助，让我顺利的完成本次的设计。
参考文献
[1]陆瑞强编著.TannerPro集成电路设计与布局实战指导.北京：
科学出版社,2007.
[2]王志功，窦建华等译.CMOS集成电路--分析与设计.北京：
电子工业出版社（第三版）,2004.10.
[3]R.JacobBaker,HarryWLi,DavidE.Boyce著，陈中建主译.CMOS电路设计—布局与仿真.北京：
机械工业出版社,2006.1.
附录一：
电路原理图网表
*SPICEnetlistwrittenbyS-EditWin327.03
*WrittenonJul2,2013at19:
10:
56
*Waveformprobingcommands
*.probe
.optionsprobefilename="F:
\13\tanner\wubingfeng110.dat"
+probesdbfile="F:
\13\tanner\wubingfeng.sdb"
+probetopmodule="Module0"
.includeF:
\13\tanner\TSpice70\models\ml2_125.md
vvddVDDGND5
vaAGNDPULSE（0505n5n50n100n）
vbBGNDPULSE（0505n5n60n120n）
vcCGNDPULSE（0505n5n70n140n）
.tran/op10n400nmethod=bdf
.printtranv（A）v（B）v（C）v（SUM）v（CO）
*Maincircuit:
Module0
M1GndBN39GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M2sumN31GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M3N27CGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M4N27AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M5N33CN34GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M6GndCN40GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M7N34BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M8N40BN41GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M9N39AN33GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M10N34AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M11CON33GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M12N27BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M13N31N33N27GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M14N41AN31GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M15N29CVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M16VddCN37VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M17VddBN35VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M18N35AN33VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M19N29BVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M20N31N33N29VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M21N36BVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M22N33CN36VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M23N29AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M24CON33VddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M25N38AN31VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M26N37BN38VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M27sumN31VddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M28N36AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
*Endofmaincircuit:
Module0
附录二：
版图网表
*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;
*TDBFile:
F:
\13\tanner\bantu\wubingfeng.tdb
*Cell:
Cell0Version1.134
*ExtractDefinitionFile:
..\LEdit90\Samples\SPR\example1\lights.ext
*ExtractDateandTime:
07/02/2013-22:
10
.includeF:
\13\tanner\TSpice70\models\ml2_125.md
vvddVDDGND5
vaAGNDPULSE（0505n5n50n100n）
vbBGNDPULSE（0505n5n60n120n）
vcCGNDPULSE（0505n5n70n140n）
.tran/op10n400nmethod=bdf
.printtranv（A）v（B）v（C）v（SUM）v（CO）
*Warning:
LayerswithUnassignedAREACapacitance.
*
*
*
*
*
*
*Warning:
LayerswithUnassignedFRINGECapacitance.
*
*
*
*
*
*
*
*
*Warning:
LayerswithZeroResistance.
*
*
*
*
*NODENAMEALIASES
*1=SUM（29,27.5）
*7=CO（-138.5,36.5）
*12=B（-77.5,99）
*15=GND（20.5,34.5）
*16=A（-85.5,99）
*17=C（-69.5,99）
*19=VDD（19.5,86.5）
M1SUM2VDDVDDPMOSL=2uW=11u
*M1DRAINGATESOURCEBULK（371582）
M221310VDDPMOSL=2uW=11u
*M2DRAINGATESOURCEBULK（-2671-2482）
M35B6VDDPMOSL=2uW=11u
*M3DRAINGATESOURCEBULK（-1171-982）
M4VDDC5VDDPMOSL=2uW=11u
*M4DRAINGATESOURCEBULK（-571-382）
M510CVDDVDDPMOSL=2uW=11u
*M5DRAINGATESOURCEBULK（-3471-3282）
M66A2VDDPMOSL=2uW=11u
*M6DRAINGATESOURCEBULK（-1771-1582）
M7SUM2GNDGNDNMOSL=2uW=6u
*M7DRAINGATESOURCEBULK（340546）
M82138GNDNMOSL=2uW=6u
*M8DRAINGATESOURCEBULK（-2640-2446）
M93B4GNDNMOSL=2uW=6u
*M9DRAINGATESOURCEBULK（-1140-946）
M10GNDC3GNDNMOSL=2uW=6u
*M10DRAINGATESOURCEBULK（-540-346）
M118CGNDGNDNMOSL=2uW=6u
*M11DRAINGATESOURCEBULK（-3440-3246）
M124A2GNDNMOSL=2uW=6u
*M12DRAINGATESOURCEBULK（-1740-1546）
M13VDDB10VDDPMOSL=2uW=11u
*M13DRAINGATESOURCEBULK（-4271-4082）
M14VDDB18VDDPMOSL=2uW=11u
*M14DRAINGATESOURCEBULK（-5871-5682）
M1511BVDDVDDPMOSL=2uW=11u
*M15DRAINGATESOURCEBULK（-7871-7682）
M1613C11VDDPMOSL=2uW=11u
*M16DRAINGATESOURCEBULK（-7071-6882）
M1710AVDDVDDPMOSL=2uW=11u
*M17DRAINGATESOURCEBULK（-5071-4882）
M1818A13VDDPMOSL=2uW=11u
*M18DRAINGATESOURCEBULK（-6271-6082）
M19VDDA11VDDPMOSL=2uW=11u
*M19DRAINGATESOURCEBULK（-8671-8482）
M20VDD13COVDDPMOSL=2uW=11u
*M20DRAINGATESOURCEBULK（-10671-10482）
M21GNDB8GNDNMOSL=2uW=6u
*M21DRAINGATESOURCEBULK（-4240-4046）
M22GNDB14GNDNMOSL=2uW=6u
*M22DRAINGATESOURCEBULK（-5840-5646）
M239BGNDGNDNMOSL=2uW=6u
*M23DRAINGATESOURCEBULK（-7840-7646）
M2413C9GNDNMOSL=2uW=6u
*M24DRAINGATESOURCEBULK（-7040-6846）
M258AGNDGNDNMOSL=2uW=6u
*M25DRAINGATESOURCEBULK（-5040-4846）
M2614A13GNDNMOSL=2uW=6u
*M26DRAINGATESOURCEBULK（-6240-6046）
M27GNDA9GNDNMOSL=2uW=6u
*M27DRAINGATESOURCEBULK（-8640-8446）
M28GND13COGNDNMOSL=2uW=6u
*M28DRAINGATESOURCEBULK（-10640-10446）
*TotalNodes:
19
*TotalElements:
28
*TotalNumberofShortedElementsnotwrittentotheSPICEfile:
0
*ExtractElapsedTime:
1seconds
.END
.
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