电子技术课程设计数字钟.docx
《电子技术课程设计数字钟.docx》由会员分享，可在线阅读，更多相关《电子技术课程设计数字钟.docx（22页珍藏版）》请在冰豆网上搜索。
电子技术课程设计数字钟
电子技术课程设计
——数字钟
学院：
华科学院
专业、班级：
电气062201H姓名：
范晓晶
学号：
200622050104指导教师：
柴婷婷
2008年12月
一、设计任务与要求……………………………………………2
二、总体框图………………………………………2
三、选择器件………………………………………………5
四、功能模块………………………………………………16
五、总体设计电路………………………………………………21
六、设计体会……………………………………24
一、设计要求及任务
数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：
小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。
多功能数字钟由以下几部分组成：
555定时器组成的多谐振荡器构成秒脉冲发生器；校正电路；六十进制的秒、分计数器和十二进制的时计数器；秒、分、时的数码显示部分；报时电路等。
具体要求如下：
钟是一种用数字电路技术实现时、分、秒计时的装置。
通过数字钟的制作进一步了解中小规模集成电路。
设计指示：
1、时间以12小时为一个周期；
2、显示时、分、秒；
3、具有校时功能，可以分别对时、分进行单独校时，使其校正到标准时间；
4、计时过程具有报时功能，当时间到达正点前10秒进行蜂鸣报时；
5、用555多振荡器提供表针时间基准信号。
设计要求：
1、画出电路原理图（或仿真电路图）
2、元器件及参数选择；
3、电路仿真；
4、接线及调试。
二、总体框图
1.数字钟组成电路的总体框图如下图所示：
时显示器
分显示器
秒显示器
12进制计数器
60进制计数器
60进制计数器
图一、总体框图
2.设计思路及模块功能
根据设计任务和要求，对照数字钟的总体框图，可以分以下几部分进行模块化设计。
1.秒脉冲发生器
秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，本实验可采用555定时器组成的多谐振荡器发出秒脉冲即1Hz脉冲。
电路图如下图所示。
图二、秒脉冲发生器
2.计数译码显示
秒、分、时分别为60、60和12进制计数器。
秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。
时为十二进制计数器，显示为00～11，个位仍为十进制，而十位为二进制，但当十进位计到1，而个位计到2时清零，就为十二进制了。
所有计数器的显示均采用DCD-HEX译码显示器。
3.校正电路
在刚刚开机接通电源时，由于时、分为任意值，所以，需进行调整。
置开关在手动位置，分别对时、分、秒进行单独计数，计数脉冲由秒脉冲输入。
4.整点报时电路
当时计数器在每次计到整点时，需要报时，这可采用译码电路来解决，即当分为59时，且秒计数到50时，输出一高电平，经过一三极管驱动喇叭鸣叫，完成整点报时，时间持续十秒。
三、选择器件
实验所用器件如下：
表一实验所用器件
序号
器件
功能
器件数
1
74LS160
可预置BCD异步清零十进制加法计数器
6片
2
74LS04
反相器
4片
3
74LS00
2输入端四与非门
1片
4
74LS08
2输入端四与门
1片
5
555
用于构成多谐振荡器
1片
7
三极管8099
放大驱动
1个
8
扬声器1/4W,8Ω
鸣叫报时
1个
9
电容（0.172uF）
用于构成多谐振荡器
1个
10
电容（0.01uF）
1个
11
电阻（1.4KΩ）
2个
12
电阻（100Ω）
1个
13
电位器（4.7KΩ）
用于构成连续脉冲电路
1个
14
电阻（200Ω）
1个
15
单刀双掷开关
用于校正电路
4个
16
数字电子技术实验箱
搭接硬件调试结果
1个
17
直流稳压电源
各一个
各器件的逻辑框图、逻辑符号、逻辑功能表、内部原理图及逻辑功能分别如下：
1.74LS04
仔细观察一下三极管组成的开关电路即可发现，当输入为高电平时输出等于低电平，而输入为低电平时输出等于高电平。
因此输出与输入的电平之间是反向关系，它实际上就是一个非门。
（亦称反向器）。
在一些实用的反向器电路中，为了保证在输入低电平时三极管可靠地截止，常在三极管的基极连接一个电阻R和一个负电源VEE。
由于接入了电阻R2和负电源VEE,即使输入的低电平信号稍大于零，也能使三极管的基极为负电位，从而使三极管能可靠地截止，输出为高电平。
当输入信号为高电平时，应保证三极管工作在深度饱和状态，以使输出电平接近于零。
为此，电路参数的配合必须合适，保证提供给三极的基极电流大于深度饱和的基极电流。
所用芯片74LS04是一个有六个反相器的芯片，其逻辑框图如下图所示：
图三、芯片74LS04管脚图
逻辑功能表如下图：
表二74LS04逻辑功能表
逻辑函数式Y=A
逻辑功能描述如下：
当输入端为低电平0时，输出端为高电平1；
当输入端为低电平1时，输出端为高电平0；
即输出端的电平与输入端的电平总是相反的。
2.74LS00
74系列与非门的电线电缆与三极管组成的TTL反相器的典型电路的区别在于输入端改成了夺发射极三极管。
多发射极三极管的基区和集电区是共用的，而在P区的基区上制作了两个（或多个）高掺杂的N型区，形成了两个互相独立的发射极。
我们可以把多发射极三极管看作两个发射极独立而基极和集电极分别并联在一起的三极管多发射极三极管可实现与运算。
所用芯片74LS00，其逻辑框图如下图所示：
图四、芯片74LS00逻辑框图
逻辑符号图：
图五、芯片74LS00逻辑符号
逻辑功能表如下图：
表三74LS00逻辑功能表
逻辑函数式Y=AB
逻辑功能描述如下：
其中A、B为输入端，Y为输出端。
当输入端A=0，B=0时，输出端Y为高电平，即Y=1；
当输入端A=0，B=1时，输出端Y为高电平，即Y=1；
当输入端A=1，B=0时，输出端Y为高电平，即Y=1；
当输入端A=1，B=1时，输出端Y为低电平，即Y=0；
即两个输入端A、B的输入电平只要有一个是低电平0，输出端Y就为高电平1；只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。
3.555
图六、555芯片内部结构
图六为国产双极型定时器CB555内部电路结构原理图。
它是由比较器C1和C2，基本RS触发器和集电极开路的放电三极管TD三部分组成。
其中VH是比较器C1的输入端，v12是比较器C2的输入端。
C1和C2的参考电压VR1和VR2由VCC经三个五千欧电阻分压给出。
在控制电压输入端VCO悬空时，VR1=2/3VCC,VR2=1/3VCC。
如果VCO外接固定电压，则VR1=VCO,VR2=1/2VCO.
RD是置零输入端。
只要在RD端加上低电平，输出端v0便立即被置成低电平，不受其他输入端状态的影响。
正常工作时必须使RD处于高电平。
图中的数码1—8为器件引脚的编号。
555定时器是一种中规模集成电路，只要在外部配上适当阻容元件，就可以方便地构成脉冲产生和整形电路。
555集成定时器由五个部分组成：
1、基本RS触发器：
由两个“与非”门组成
2、比较器：
C1、C2是两个电压比较器
3、分压器：
阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电压。
4、晶体管开卷和输出缓冲器：
晶体管VT构成开关，其状态受
端控制。
输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。
其逻辑框图如下：
图七、逻辑框图
逻辑符号如下：
图八、555逻辑符号
逻辑功能表如下图：
表四555逻辑功能表
输入
输出
阈值输入（vI1）
触发输入（vI2）
复位（
）
输出（
）
放电管T
×
×
0
0
导通
1
1
截止
1
0
导通
1
不变
不变
逻辑功能描述如下：
555定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电管T的状态。
图中RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出v0为低电平。
因此在正常工作时，应将其接高电平。
由图可知，当5脚悬空时，比较器C1和C2比较电压分别为2/3VCC和1/3VCC。
当vI1>2/3VCC，vI2>1/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。
当vI1<2/3VCC，vI2<1/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管T截止，输出端vO为高电平。
当vI1<2/3VCC，vI2>1/3VCC时，基本RS触发器R=1、S=1,触发器状态不变，电路亦保持原状态不变。
综合上述分析，可得555定时器功能表如表10.11.1所示。
如果在电压控制端（5脚）施加一个外加电压（其值在0-VCC之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，进而影响电路的工作状态。
4.74LS160
74LS160为十进制同步加法计数器
逻辑框图如图：
逻辑符号如图：
图十、74LS160逻辑符号
图九、74LS160逻辑框图
逻辑功能表如下：
表五、74LS160逻辑功能
CP
EPET
工作状态
×
0
×
××
置零
1
0
××
预置数
×
1
1
01
保持
×
1
1
×0
保持（但C=0）
1
1
11
计数
逻辑功能描述如下：
由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RD为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。
当RC=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。
当RC=1、LD=0时，电路工作在预置数状态。
这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。
当RC=LD=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。
同时C的状态也得到保持。
如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。
当RC=LD=EP=ET=1时，电路工作在计数状态。
从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111的状态返回0000的状态，C端从高电平跳变至低电平。
利用C端输出的高电平或下降沿作为进位输出信号。
其内部原理图如下图所示：
图十一、74LS160内部原理图
5.74LS08
最简单的与门可以用二极管和电阻组成。
74LS08是四组二输入端的与门。
其逻辑框图如下图：
图十二、74LS08逻辑框图
其逻辑符号如下图：
图十三、74LS08逻辑符号
其逻辑功能表如下：
表六、74LS08逻辑功能
1A
1B
1Y
2A
2B
2Y
3A
3B
3Y
4A
4B
4Y
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
0
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
其逻辑功能描述如下：
当两个输入端A=0，B=0时，输出端Y为低电平0，即Y=0；
当两个输入端A=0，B=1时，输出端Y为低电平0，即Y=0；
当两个输入端A=1，B=0时，输出端Y为低电平0，即Y=0；
当两个输入端A=1，B=1时，输出端Y为低电平1，即Y=1；
即只要两个输入端A、B的输入电平有一个是低电平0，输出端Y即为低电平0；只有A、B的输入电平全为1，输出端Y才为高电平1。
6.LED
LED是发光二极管LightEmittingDiode的英文缩写。
LED显示屏是由发光二极管排列组成的一显示器件。
它采用低电压扫描驱动，具有：
耗电少、使用寿命长、成本低、亮度高、故障少、视角大、可视距离远、规格品种全等特点。
目前LED显示屏作为新一代的信息传播媒体，已经成为城市信息现代化建设的标志。
管脚１２３４分别接输出段的Ｑ０、Ｑ１Ｑ２、Ｑ３．图形显示如下图所示：
图十四、LED显示屏
四、功能模块
四、功能模块
1.秒脉冲发生器
本实验采用555定时器组成多谐振荡器来产生1Hz的秒脉冲。
电路图如下图十五所示：
图十五.秒脉冲发生器电路图
利用Multism2001的仿真结果如下图所示：
图十六、连续脉冲电路仿真结果
2.计数译码显示
这一部分均采用中规模集成电路74LS160实现秒、分、时的计数，其中秒、分为60进制，时为12进制。
从下图可发现秒、分两组六十进制计数电路完全相同。
当计数到59时，再来一个脉冲变成00，然后再重新开始计数。
图中用“同利用“异步清零”反馈到CR端，而实现个位十进制，十位六进制功能。
时为十二进制，当开始计数时，个位按十进制计数，当计到11时，这时再来一个脉冲，应该回到“零”。
所以，这里必须使个位既能完成十进制计数，又能在高低位满足“11”这一数字后，计数器清0，图中采用了十位的1和个位的2相“与非”后再清0。
所有计数器的显示均采用DCD-HEX译码显示器。
计数译码显示电路如下图十七所示。
图十七、计数译码显示电路
3.校正电路
在刚刚开机接通电源时，由于时、分、为任意值，所以，需进行调整。
置开关在手动位置，分别对时、分进行单独计数，计数脉冲由秒脉冲产生。
将开关打到手动校正的位置，即可对时、分进行校正。
校正电路如下图十八所示。
图十八、校正电路图
数字钟的校正部分主要是通过开关实现的。
当需要进行校正时，将开关J1打开，J2打到+5V时为分校正,J3打到+5V，J4打到上面时为时校正。
4.整点报时电路
当时计数器在每次计到整点时，需要报时，这可采用译码电路来解决，即当分为59时，则秒在计数到50时，输出一高电平，经过一三极管驱动喇叭鸣叫，完成整点报时，图中用灯泡代替三极管和喇叭。
整点报时电路如下图所示
图十九、整点报时电路图
图中数字钟显示六点五十九分五十一秒，图中灯泡发光。
五、总体设计电路图
总体电路原理图如下图九所示。
本次设计的总体电路整体工作原理大体描述如下：
1.首先，由555定时器组成一个多谐振荡器得到1HZ的秒脉冲，秒脉冲发生器的输出端接到每个计数器的时钟输入端。
2.数字钟的分、秒计数部分均为六十进制计数器（显示00～59），采用两片74LS160来实现。
个位为十进制，十位为六进制，当个位计数到9时，再来一个脉冲变成0，同时产生一个进位信号，给十位提供一个脉冲，使十位计数加1。
而数字钟的时计数部分为十二进制计数器（显示00～11），也是采用两片74LS160实现。
当开始计数时，个位按十进制计数，当计到11时，这时再来一个脉冲，回到“零”。
所以，这里必须使个位既能完成十进制计数，又能在高低位满足“11”这一数字后，十计数器清0，图中采用了十位的1和个位的2相“与非”后再清0。
当秒计数器计到59时，再来一个脉冲变成00，同时产生一个进位信号给分计数器的CP输入端；当分计数器计到59时，再来一个脉冲变成00，同时产生一个进位信号给时计数器的CP输入端；当时计数器计到11时，再来一个脉冲变成00。
3.数字钟的校正部分主要是通过开关实现的。
当需要进行校正时，将开关J1打开，J2打到+5V时为分校正,J3打到+5V,J4打到上面时为时校正。
4.当计数器在每次计到整点时，需要提前十秒报时，这可采用译码电路来解决，即当分为59时，且秒计数到50时，输出一高电平，经过一三极管驱动喇叭鸣叫，完成整点报时。
利用Multism软件对整个电路进行仿真，结果正确后，在数字实验箱上验证所设计的整体电路，结果正确。
图二十、总体电路图
六、设计体会
1．实验过程中遇到的问题及解决方法
①时间计数电路的连接与测试
六进制、十进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯片就可以解决了。
但在六十进制时，按图接线后发现，显示器上的数字总是100进制的，而不是六十进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。
最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。
②校正电路
因上面程因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。
因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的，因此，在接线时一定要注意把不要的多余的线拿掉。
2．设计体会
通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的。
但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。
而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。
所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。
通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。
1.要求学生根据原理和芯片引脚图，分功能设计原理图，并根据接线顺序分步骤验证。
2.容易出现故障为接触不良。
a）集成块引脚方向预先弯好对准面包板的金属孔，再小心插入。
b）导线的剥线长度与面包板的厚度相适应（比板的厚度稍短）。
c）导线的裸线部分不要露在板的上面，以防短路。
d）导线要插入金属孔中央。
3.按照原理图接线时首先确保可靠的电源和接地。
4.注意芯片的控制引脚必须正确接好。
5.检查故障时除测试输入、输出信号外，要注意电源、接地和控制引脚。
6.要注意芯片引脚上的信号与面包板上插座上信号是否一致（集成块引脚与面包板常接触不良）。
7.接校时电路时可接模拟信号输入（如1Hz和2Hz）测试输出信号的切换正确后，再将秒进位和分进位信号接到校时电路，再接校时电路输出到分计数器和时计数器。
升级会员 