主漂移室电子学.docx
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主漂移室电子学
4.10电子学
4.10.1主漂移室电子学
4.10.1.1设计目标
主漂移室（MDC）电子学系统是用来接收主漂移室6796根信号丝的输出信号，并经过一系列处理后将数据传送至在线数据获取系统作进一步分析处理。
其主要任务可归结为：
①精确测量对撞产生的次级粒子在穿过室本体时所产生的电离电子到阳极丝（信号丝）的漂移时间，从而给离线分析提供粒子穿过室本体时在（r，φ）平面中的位置信息，以确定粒子在室体中飞越的径迹和动量。
粒子在Z向的位置坐标由斜丝法通过离线分析给出，其R向位置则由信号丝的径向坐标给出。
②测量阳极丝（信号丝）输出信号所携带的电荷量，以确定粒子穿过室本体时的能量损失dE/dx，从而鉴别粒子种类。
③给触发判选系统（Trigger）提供各个漂移单元信号丝的命中信息，作为其一级判选的依据之一。
④接受触发判选系统的判选结果，若判选有效，则将所得数据缓存以便读出，否则则将所得数据适时予以丢弃。
1.电荷测量
表征电荷测量性能的基本设计指标主要包括电荷分辨、动态范围和积分非线性等项，现分别简述如下。
（1）电荷分辨
按MDC室本体的设计，在所选用的气体和工作条件下，对最小电离粒子的最可几能量损失的dE/dx分辨要求达到
=6%。
该项分辨主要由两部分组成：
室本体的贡献和电子学的贡献。
室本体固有的能量分辨是系统dE/dx分辨的主要贡献者。
为了尽量减少电子学系统对dE/dx分辨的影响，总体设计要求其贡献
应小于室本体贡献的15%。
按此要求，容易算得电子学系统的贡献应满足：
MDC设计成阶梯状圆桶形小单元结构，从内到外有按同心元结构组成的43个信号丝层。
这样对于一个沿径向穿过的径迹可得43次取样。
由于粒子穿过室体时的能量损失服从Landau分布，能量损失的高端有很长的尾巴。
通常在考虑能量分辨时，对这些高端信号要作高端截断处理，截端平均可按70%考虑。
设单个通道电子学电荷测量的分辨为
，则在考虑截断平均后，为使整个电子学系统的贡献不大于0.9%，则应有：
由此得：
≈5%
MDC在设计的工作参数下其最小电离粒子的最可几输出电荷量根据估算约100fc，故单个通道的电荷分辨写成以电荷量为单位的形式则有：
这实际上就是系统等效输入噪声电荷的设计值。
（2）动态范围
在电子学系统和室本体联机情况下，电子学输入端的等效输入噪声电荷将主要由MDC信号丝的单丝输出噪声电荷所决定。
考虑到后者的贡献比每道电子学的
要大得多，因此量程低端可取为15fc。
如前所述，粒子穿过室体时的电离能量损失服从landau分布，由于这一分布的范围很宽，电荷测量的动态范围不可能覆盖这一能量损失的全部范围。
如前所述，与这一分布的峰值相应的最小电离粒子的最可几输出电荷量约100fc，参考BESIIMDC多年来dE/dx测量的结果，BESIIIMDC电荷测量的高端可按1800fc考虑。
（3）积分非线性
在满量程范围内（15fc-1800fc），积分非线性可控制在INL≤2%。
必要时可进行二次项非线性修正，以提高线性度。
非线性修正的工作可由数据读出机箱的主控制器-PowerPC来完成。
1.时间测量
（1）时间分辨
如前所述，漂移室通过测量漂移时间来确定粒子穿过室体时的径迹。
按总体设计要求，径迹测量的定位误差要求达到
=130μm
该项误差主要由两部分构成：
一部分是室本体单丝空间分辨的贡献
，该项贡献主要是由电离电子在向阳极丝漂移过程中的扩散效应等所造成。
另一部分则是单个通道电子学对位置分辨的贡献
。
若取
<15%⨯
，则有
按BESIIIMDC的设计，在所选用的气体和电场条件下，电离电子在室体中的漂移速度为30μm/ns，因此单个电子学通道的时间分辨
上限可取为0.67ns。
因此，将时间分辨的设计目标确定为：
上面讨论的电子学的时间分辨实际上源于四部分：
①正、负电子束团在Z向（束流方向）展开所造成的对撞时刻的不确定性，从而造成对撞所产生的次级粒子出射时刻的不确定性。
按BEPCII的设计，束团在Z向展开的长度σz=1.5cm，因此，粒子出射时刻的不确定性为：
式中c是光速。
对于漂移室的时间测量来说，该项误差可以忽略不计。
②低阈前沿甄别由于幅度效应所造成的定时误差。
漂移室输出信号的动态范围大，估计由此造成的定时误差σt2≈1ns。
这部分误差在离线分析时可用测得的电荷量进行修正，因此这一误差对时间分辨的影响这里可不予考虑。
③噪声在信号上的迭加所造成的定时时刻的晃动。
这一噪声主要源于室本体的信号丝和前置放大器以及后续电子学处理电路。
由噪声造成的定时时间晃动估计可控制在不大于100ps，对时间分辨的影响基本可忽略不计。
④TDC测时误差σt3。
这是电子学时间分辨的主要来源。
利用基于CERNHPTDC芯片设计的时间测量电路，由于芯片本身的测时误差即便是工作在低分辨模式也可以达到250ps左右，因此电子学系统的时间分辨（不计定时误差）取为0.5ns是较为合理的选择。
（2）量程
时间测量的量程由电离电子在室本体中的漂移时间决定。
当粒子击中信号丝，电离电子的漂移时间几乎为0；当粒子从小单元一个顶角的内侧穿过，则有最大漂移时间～350ns（详见下节讨论）。
为留有余地，时间测量的量程取为0-400ns。
（3）积分非线性
在量程范围（0－400ns）内，积分非线性可控制在INL≤0.5％。
必要时可利用PowerPC在数据读出过程中进行二次项非线性修正，以提高线性度。
4.10.1.2系统设计考虑
设计中的BEPCII将采用多束团运行，对撞周期为8ns，而触发判选系统一级判选所需要的时间（Triggerlatency）为6.4
s，远大于对撞周期，因此电子学系统的设计必须采用流水线技术，高速地将每次对撞可能产生的信息进行适时获取和暂存，根据有无触发判选信号到来再决定与之相应的信息的取舍，这样才能不丢失好事例信息。
BEPCII的设计亮度将达到1×1033/cm2/s，漂移室又处在谱仪内层，紧靠对撞点，信号丝击中率高，电子学系统所要处理的信息量很大，因此电路设计必须采用多级并行处理，才能有效地减少系统死时间。
MDC采用小单元结构。
一个测量单元的示意图和单元尺寸如图4.10-1所示。
根据MDC的设计参数，电离电子在气体中的漂移速度为3.0cm/μs。
漂移距离是一个随机量，取决于正负电子对撞所产生的次级粒子的入射位置。
显然，最大漂移距离约为半个对角线的长度，即1/2×（162+162）1/2=11.3mm。
不考虑扩散和电场不均匀性的影响，可得电子在室中最大漂移时间为：
=11.3mm/3.0cm/μs=377ns
考虑到外层单元尺寸略大，并考虑到由于电、磁场的影响，电子的漂移轨迹并非直线，故可取最大漂移时间为：
=450ns
16mm
16mm
图4.10-1MDC一个测量单元的示意图
场丝
信号丝
单个电离电子漂移到阳极丝附近时在强电场的作用下由于雪崩过程而在阳极丝上产生1/t电流波形，可表示为：
i（t）=k×
式中，k是常数，由漂移室的工作参数决定；t0是室的特征时间常数，根据MDC的设计，t0≈1.5ns。
i（t）的波形形状如图4.10-2所示，其后沿的缓慢下降是由于雪崩形成的正离子团向阴极丝的缓慢运动所造成。
图4.10-2信号丝单个电离电子输出波形
i（t）
0
T
由上式可知，该电流下降到峰值的1%以下所需时间约250ns。
信号丝的实际输出波形，就是由若干这样的单个电离电子所形成的1/t波形的迭加。
我们用garfield程序对单丝输出波形进行了仿真，一个典型结果如图4.10-3所示。
图中若干电流尖峰正是这种1/t波形相迭加的结果。
实际输出波形的宽度
与粒子的入射位置有关，观测显示，这一宽度大体上符合下面的关系：
=
（ns）
式中，
是径迹中距离阳极丝最远的电离电子的漂移时间，
是距阳极丝最近的电离电子的漂移时间。
图4.10-3BESIIIMDC丝信号仿真一例
显然，当径迹穿过一个探测单元的对角线时，如图4.10-4中箭头①所示，这时输出信号有最大宽度：
=400-0+250=650ns
这与计算机实际仿真结果相一致。
②
①
16mm
16mm
图4.10-4径迹穿过漂移单元不同位置时的示意图
场丝
信号丝
当径迹以45︒倾角从探测单元一个顶角的内侧穿过时，如图4.10-4中箭头②所示，在探测单元内只产生极少量的电离电子，这些电离电子几乎是同时到达阳极丝，这时输出信号有最小宽度：
=400-400+250=250ns
显然，穿过任何其它位置的径迹，在信号丝上形成的信号宽度都介于上述两者之间。
同时可以看出，在任一t时刻穿过单元中任一位置的径迹，信号丝输出信号的“漂移时间+信号宽度”其值应近似等于上述最大信号宽度，即≈650ns。
以上估算假设了电离电子沿径迹有均匀密集的分布。
4.10.1.3初步设计方案
根据前面的讨论，MDC电子学系统原理性方块图可设计成如图4.10-5所示。
从功能上考虑，系统主要由9类电路组成，即：
①前置放大电路；
②“主放大+滤波成形+定时甄别”电路；
③电荷测量电路；
④时间测量电路；
⑤阈电压电路；
⑥JTAG控制电路；
⑦校准和工作模式控制电路；
⑧扇出电路；
⑨读出控制电路。
从系统结构上考虑，上述各部分电路如何实现优化组合，这是系统设计需要考虑的重要问题。
我们的设计思想力求体现：
①有利于简化系统设计。
即应尽可能减少部件，减少品种，使庞大、复杂的系统变得比较简单，以易于操作，易于系统建成后的维护运行。
②有利于提高系统的可靠性。
③有利于节省系统造价。
基于以上考虑，我们决定将系统中“后放大+滤波成形+定时甄别”电路、电荷测量电路、时间测量电路和阈电压电路汇集在一起，按9UVME规范统一设计电路板。
我们把这一电路板称之为MQT插件。
由于电路的复杂性，这一设计方案将具有相当的难度，如何实现预期的性能指标，这在技术上无疑是一次挑战。
按照上述设计方案，整个系统的硬件电路,将主要由五部分组成，即：
1前置放大器；
2MQT插件；
3校准和工作模式控制插件；
4扇出插件；
5读出控制插件。
图4.10-5给出了基于上述设计考虑的系统框图结构。
图中读出控制电路和扇出电路未予画出。
下面，就上述五部分电路的设计考虑分别讨论如下：
preamp
VMEbus
Trigger
4.10.1.3.1.1.1.1riggerrigger
MQT
Clock
Trigger
Timing
Wire
Signal
dE/dx
A
Q
Measurement
T
Measurement
Calibration
Mainamp.+
Shaper+Disc.
图4.10-5MDC电子学系统概念图
ThresholdVoltage
1.前置放大器
如前所述，粒子穿过漂移室时的能量损失服从朗道（Landau）分布，其低端信号十分微弱（μA量级），因此信号丝的输出信号必需作适当预放大，才能适合后续电路处理的需要。
为了减少分布参量的影响，提高信噪比，这一放大应在紧靠丝信号的输出端进行。
电路设计要点可概述如下：
①由于对同一个丝信号同时要作电荷和时间测量，因此前置放大器必须设计成跨阻型（transimpedancetype），以保存丝信号前沿所携带的时间信息。
带宽可控制在80MHz左右，以对丝信号的上升速率不产生明显影响。
②信号丝特性阻抗约390Ω，为避免信号反射，前放的输入阻抗应设计得与之相匹配。
③由于MDC采用小单元结构，相邻信号丝间的串扰大大减少，对14mm×14mm小单元所作的仿真结果表明，某击中丝信号在邻丝上的串扰约2%。
因此，在测量误差允许的范围内，前放输入端可不设串扰抵消电路。
④主漂移室的各信号丝层，特别是其内层，紧靠对撞点，本底很高，电路应考虑低噪声设计。
⑤由于空间限制，信号的后级处理需在离开探测器较远处（≈18m）进行，因此电路应采用差动输出（驱动50Ω负载），具有驱动长线的能力。
⑥每路前放设计成1片子板，以提高性能，节省空间，便于维修。
⑦校准刻度信号在前放板上采用可程控的阶跃电压通过小电容耦合到每个通道的输入端。
⑧每块前放板（卡）按8路设计，采用4层印制板。
由于受漂移室端面空间的限制，前放板与高压板（为漂移室的场丝提供工作高压）将作为整体设计成一块板，板的尺寸约11cm×5cm左右。
电路板直接安装在室体端面，每个通道通过一条数厘米长的过渡连接线与信号丝的feedthrough相连。
台阶和内室部分的若干前放板，由于受空间限制只能安装在离开端面约10cm~1m处，其输入端与feedthrough之间以390ohm的同轴屏蔽电缆相连。
由于附加电缆的引入，这部分前放的噪声特性必然会有所变差，变差的程度有待实验观测。
表4.10-1BESIIMDC前置放大器主要性能指标
Gain
12kohm（±12mv/μA）
Bandwidth
70MHz
Risetime
5ns
Inputimpedence
30ohm
Noise
50nA
Outputimpedence
47ohm
Outputmode
Differential，driving50ohm
Powerdissipation
30mw@6V
按照上述要求设计的前置放大器将在参考BESIIMDC前置放大器的基础上，经适当改进而成。
多年的运行表明，BESIIMDC前放的性能是良好的。
表4.10-1给出了其主要的性能指标。
近期，我们在此基础上设计了新的混合集成电路，测试表明，其性能指标能较好地满足BESIIIMDC的测量要求。
在此基础上，我们又进一步研制了前放子板，每板一个通道，采用4层印制板，两面贴装元器件，子板尺寸约2.6⨯0.9cm。
测试表明，该子板性能良好，能满足BESIIIMDC的测量要求。
图4.10-6给出了该子板（一个通道）的原理图。
子板设计的进一步改进正在进行中。
图4.10-6MDC前置放大器单个通道原理图
2.MQT插件
如前所述，该电路主要由4部分组成，此外，还包含一部分校准刻度电路。
现分别描述如下。
（1）“主放大+滤波成形+定时甄别”电路
这部分电路接收来自前置放大器的差分输出信号，其电缆长度约18m。
图4.10-7给出了这部分电路的方块图。
该电路的主要任务是：
①将来自前放的信号经缓冲放大后分成两路，一路用于电荷测量，另一路用于时间测量。
②用于时间测量的一路，信号在作进一步快速放大后采用AD96687作低阈前沿甄别，给出定时信号，该信号送至时间测量电路，作为时间测量中hit信号的到达时刻。
该信号同时经～18m长的电缆送给触发判选系统作为1级判选的依据之一。
考虑到小幅度信号过阈时间短，甄别后给出的定时信号窄，在经过长电缆传输后往往不能有效触发后续电路，故定时信号在送至触发判选电路前，应先将其成形为具有一固定宽度的信号，这一宽度可设为～200ns。
成形后的信号采用光电耦合器件或光纤送至触发判选系统，以实现两者之间的地隔离。
低阈甄别需要有稳定的阈电压。
阈电压的产生方法见后面的讨论。
漂移室输出信号的动态范围较大，由于幅度效应，前沿定时会有较大的定时误差，其误差的σ值，如前所述估计在1ns左右。
这一误差留待离线分析时用相
应通道的电荷量进行修正。
降低甄别阈，是减少这一误差的重要措施。
但甄别阈的减少受到电路噪声的限制。
因此，减少前置放大器的等效输入噪声，对提高定时精度十分重要。
Timing
Trigger
dE/dX
A3
A4
A2
A1
Vth
RC
Filtering
Discriminator
图4.10-7“后放大+成形+甄别”电路方块图
Pole-zero
Shaping
③用于电荷测量的一路，其任务是完成对信号的滤波成形，以便后续电荷测量电路完成对电荷量的测量。
如何滤波成形，取决于电荷测量电路采用什么样的技术方案来实现电荷量的获取。
电荷量的测量，可以用多种方案来实现。
根据BESIII的工作环境和MDC输出信号的特点，同时参考了国外同类系统的设计经验，我们决定采用基于FADC（pipelineFlashADC）的数值积分法来实现对BESIIIMDC电荷量的测量。
这一方法的基本原理就是用FADC对输入的模拟信号连续地进行瞬间数字化，再对这些数字化结果进行数值积分，这一积分的结果就代表了输入波形的面积，因此也就代表了输入信号的电荷量。
如前所述，信号丝的输出波形为若干1/t波形的迭加。
在采用数值积分法求取电荷量时，必须对输出信号进行滤波成形，使其比较平滑，以便在测量精度允许的范围内尽量选用较低频率的FADC。
采用简单的RC滤波成形电路即可达到这一目的。
值得注意的是，由于漂移室单丝信号率较高，而信号的出现是随机的，且输出波形无规律性，难以用解析式表达出来，一旦发生信号堆积，就很难将两信号区分开来，难以对堆积的影响进行修正。
因此，电路设计必须根据容许的堆积几率的大小，而将信号成形在一定宽度的范围内。
据初步测算，BESIIIMDC的单丝平均信号率（击中率）为30k/s。
根据泊松概率分布公式
P（N，Δt）=
式中，
是信号的平均计数率，P（N，Δt）是在Δt时间内出现N个信号的几率。
由此可以算得在不同的时间间隔Δt内，出现两个或两个以上信号的几率，详见表4.10-2。
由表4.10-2可以看出，若时间间隔为2μs，堆积几率约6%，明显偏高；当时间间隔为1.0μs，堆积几率约3%。
当时间间隔进一步减小，虽堆积几率可有所降低，但降低幅度不大，而且难以实现预期的平滑效果。
因此，1.0μs的时间间隔是较为合理的选择。
而积分下限应始于t=tφ，即始于一次有意义对撞的起始时刻。
表4.10-2不同时间间隔内的堆积几率
时间间隔Δt（μs）
堆积几率
2.0
5.8%
1.5
4.4%
1.0
3.0%
0.9
2.7%
0.8
2.4%
0.7
2.1%
0.6
1.8%
前面提到，次级粒子不管从什么位置穿过某个探测单元，其信号丝的输出信号都满足关系式“漂移时间+信号宽度”≤650ns。
显然，为了使输出信号能完全被积分宽度所覆盖，成形电路中RC时间常数的选择在任一情况下都应满足：
“漂移时间+成形后的信号宽度”≤1μs
为了达到这一要求，如图4.10-7所示，电路中采用了两级成形，第一级采用了简单的RC滤波成形，使波形变得比较平滑；第二级采用了极-零抵消电路，以消去RC滤波成形后形成的长尾，从而确保信号不论在t=tφ时刻以后何时到达，都能在积分宽度内降至信号峰值的1%以下。
为此，我们在Pspice环境下对此进行了仿真，证明了这一设计要求是可以实现的。
根据上述成形要求，用Garfield程序所进行的仿真表明，选用取样频率为40MHz、分辨率为10bit的FADC能充分满足测量精度的要求。
成形后的信号经缓冲后，用差动输出和交流耦合的方式送至电荷测量电路的输入端。
交流耦合的目的是为了使后级FADC的信号输入端有稳定的基线电平，免受前级由于温度变化所引起的基线电平移动。
（2）电荷测量电路
如前所述，电荷测量将采用基于FADC的数字流水线设计方案，通过数值积分获取信号所携带的电荷量。
图4.10-8给出了用数值积分法测量电荷量的示意图。
采用FlashADC（FADC）对被测波形等间隔地全景取样，得到一系列数字化取样值D0，D1，D2…Dn。
对所得数据进行数值积分，即令
Q=k
Di
DN
D3
D2
D1
D0
Clock
Vin
t=tφ
图4.10-8基于FADC的数值积分示意图
Trigger
Triggerlatency
则积分值Q与输入信号的电荷量成正比。
式中，T是取样时钟（Clock）的周期，k是比例因子，可由在线刻度给出。
此法电路简单，容易构成快速的数字流水线，且数据统计性能好，在FADC的取样频率和bit数选取适当的情况下，可以有足够高的测量精度。
根据BESIIIMDC电荷测量精度的要求以及仿真结果，如前所述，决定选用分辨率为10bit、取样速率为40MHz的FADC。
取样时钟（40MHz）由Trigger系统提供，该时钟应与对撞束团严格同步。
由于现场可编程门阵列（FPGA）近年来发展迅速，且具有极优良的可编程处理特性，我们决定把它引入MDC的电荷测量电路，以提高系统的整体性能。
图4.10-9给出了电荷测量电路的原理性方块图。
图中，模拟信号处理电路（Analogprocessing）接受来自放大成形电路的dE/dx信号并作必要的处理，如增益调整、直流电平移动，缓冲驱动和滤除高频噪声等，以提高信号质量，使之与FADC芯片的输入特性相匹配。
FADC芯片按照与束流同步的40MHz时钟（clock）频率连续不停地对模拟输入信号进行取样和瞬间数字化，并将数字化的结果以同一个时钟频率适时写入数字流水线（pipeline）。
数字流水线的长度至少应取为
L=
（cells）
这样才能不丢失好事例数据。
上式中加1的原因是为了取得t=tφ时刻前一个时钟的取样值，该值通常为基线值。
平时，也就是在无Trigger信号到来时，Pipeline中的数据从出口处按时钟节拍不停地被丢弃，而不进入后级电路。
这时，Pipeline中的数据处于不断更新的状态。
一旦判选有效，也即当有Trigger信号到来时，pipeline中的数据不再被丢弃，在逻辑控制电路的作用下，电路将依次完成下列操作：
①将pipeline中取出的第一个数据存入Baselineregister，该数据必为基线值，也即台基值；
②将随后取出的40个数据（1us积分宽度内的数据）在减法器（subtracter）中与基线值依次相减，并将差值送入累加器（Accumulator）；
③累加器在进行40次相加后，将其“和”与预先设置的数字阈（digitalthreshold）在比较器（comparator）中进行比较，若小于阈，则将累加结果丢弃，这样就实现了“零数据”压缩；若大于阈，则在装配通道地址后，写入数据缓存器（databuffer）。
写入的这一累加结果，代表了波形的面积，也就代表了欲测量的电荷量。
④在完成上述写入后，将各个通道Databuffer中的数据按40MHz时钟节拍，依次写入一Globalbuffer（关于Globalbuffer的组成和数据在其中的存放格式见下一节的描述），等待VME前来读出。
GlobalFPGA
VMEbus
LocalFPGA
Check
40MHz
10-bit
FADC
R
W
Vin
40MHzClock
Trigger
Data
Buffer
Accumulator
Subtracter
Pipeline
Analog
processing
&driver
Baseline
Register
Compa-
rato
升级会员 