Protel dxp设计PCB时的小技巧.docx

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Proteldxp设计PCB时的小技巧

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proteldxp设计PCB时的小技巧

ctrl+m测量距离1、开始画导线线pt；取消画导线，鼠标右键；2、backspace取消放置前一段导线段；；3、空格键spacebar改变导线角度（垂直、平行或者45°起始角度）4、fs保存电路板5、层和颜色设置L6、TD查看设计规则；7、r—p选择焊盘，再次rp选择另一焊盘，可测二者距离；8、d—r电气规则设置；9、按vu单位公制和英制之间转换（milmm）；10、按shift或者ctrl同时鼠标可以选择多个元件；11、查看整个pcb的大小快捷键：

v--forv—b或za12、快速切换各个层快捷键：

小键盘的“*”或者“+”或者“-”13、迅速改变画面大小按住ctrl，然后滚动中键14、移动画面鼠标中键滚动可以上下移动画面，但是按住shitf的时候，在滚动中键，就可以看到会面左右移动了

15、打过孔迅速打过孔，只需要按一下小键盘的*号键就可以做一个过孔并且还切换到另一层（小键盘的*号键只能切换bottom和top两层，选择其它层，则按Tab键）16、选定所有快捷键：

s--sa17、取消选定所有快捷键：

esa18、取消布的一个网络线快捷键：

u--n，然后鼠标点击一下取消的网络

以上是最近一次画图工作中总结的部分，以前PROTEL99SE的快捷键也能用Protel快捷键大全

enter——选取或启动esc——放弃或取消f1——启动在线帮助窗口tab——启动浮动图件的属性窗口——启动浮动图件的属性窗口——pgup——放大窗口显示比例pgdn——缩小窗口显示比例end——刷新屏幕del——删除点取的元件（1个）ctrl+del——删除选取的元件（2个或2个以上）x+a——取消所有被选取图件的选取状态x——将浮动图件左右翻转y——将浮动图件上下翻转space——将浮动图件旋转90度crtl+ins——将选取图件复制到编辑区里shift+ins——将剪贴板里的图件贴到编辑区里shift+del——将选取图件剪切放入剪贴板里alt+backspace——恢复前一次的操作

ctrl+backspace——取消前一次的恢复crtl+g——跳转到指定的位置crtl+f——寻找指定的文字alt+f4——关闭protelspacebar——绘制导线，直线或总线时，改变走线模式v+d——缩放视图，以显示整张电路图v+f——缩放视图，以显示所有电路部件home——以光标位置为中心，刷新屏幕esc——终止当前正在进行的操作，返回待命状态backspace——放置导线或多边形时，删除最末一个顶点delete——放置导线或多边形时，删除最末一个顶点ctrl+tab——在打开的各个设计文件文档之间切换alt+tab——在打开的各个应用程序之间切换a——弹出editalign子菜单b——弹出viewoolbars子菜单e——弹出edit菜单f——弹出file菜单h——弹出help菜单j——弹出editjump菜单l——弹出editsetlocationmakers子菜单m——弹出editmove子菜单o——弹出options菜单p——弹出place菜单r——弹出reports菜单s——弹出editselect子菜单t——弹出tools菜单v——弹出view菜单w——弹出window菜单x——弹出editdeselect菜单z——弹出zoom菜单左箭头——光标左移1个电气栅格shift+左箭头——光标左移10个电气栅格右箭头——光标右移1个电气栅格shift+右箭头——光标右移10个电气栅格上箭头——光标上移1个电气栅格shift+上箭头——光标上移10个电气栅格下箭头——光标下移1个电气栅格shift+下箭头——光标下移10个电气栅格ctrl+1——以零件原来的尺寸的大小显示图纸ctrl+2——以零件原来的尺寸的200%显示图纸ctrl+4——以零件原来的尺寸的400%显示图纸ctrl+5——以零件原来的尺寸的50%显示图纸ctrl+f——查找指定字符ctrl+g——查找替换字符

ctrl+b——将选定对象以下边缘为基准，底部对齐ctrl+t——将选定对象以上边缘为基准，顶部对齐ctrl+l——将选定对象以左边缘为基准，靠左对齐ctrl+r——将选定对象以右边缘为基准，靠右对齐ctrl+h——将选定对象以左右边缘的中心线为基准，水平居中排列ctrl+v——将选定对象以上下边缘的中心线为基准，垂直居中排列ctrl+shift+h——将选定对象在左右边缘之间，水平均布ctrl+shift+v——将选定对象在上下边缘之间，垂直均布f3——查找下一个匹配字符shift+f4——将打开的所有文档窗口平铺显示shift+f5——将打开的所有文档窗口层叠显示shift+单左鼠——选定单个对象crtl+单左鼠，再释放crtl——拖动单个对象shift+ctrl+左鼠——移动单个对象按ctrl后移动或拖动——移动对象时，不受电器格点限制按alt后移动或拖动——移动对象时，保持垂直方向按shift+alt后移动或拖动——移动对象时，保持水平方向

RFpcbdesign基本规则（sirfreference）1.sirfreference典型的四，六层板，标准FR4材质2.所有的元件尽可能的表贴3.连接器的放置时，应尽量避免将噪音引入RF电路，尽量使用小的连接器，适当的接地4.所有的RF器件应放置紧密，使连线最短和交叉最小（关键）5.所有的pin有应严格按照referenceschematic.所有IC电源脚应当有0.01uf的退藕电容，尽可能的离管脚近，而且必须要经过孔到地和电源层6.预留屏蔽罩空间给RF电路和基带部分，屏蔽罩应当连续的在板子上连接，而且应每隔100mil（最小）过孔到地层7.RF部分电路与数字部分应在板子上分开8.RF的地应直接的接到地层，用专门的过孔和和最短的线9.TCXO晶振和晶振相关电路应与高slew-rate数字信号严格的隔离10.开发板要加适当的测试点11.使用相同的器件，针对开发过程中的版本12.使RTC部分同数字，RF电路部分隔离，RTC电路要尽可能放在地层之上走线

PCB设计方法和技巧

（1）1、如何选择PCB板材？

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。

设计需求包含电气和机构这两部分。

通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。

例如，现在常用的FR-4材质，在几个GHz的频率时的介质损（dielectricloss）会对信号衰减有很大的影响，可能就不合用。

就电气而言，要注意介电常数（dielectricconstant）和介质损在所设计的频率是否合用。

2、如何避免高频干扰？

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰（Crosstalk）。

可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。

还要注意数字地对模拟地的噪声干扰。

3、在高速设计中，如何解决信号的完整性问题？

信号完整性基本上是阻抗匹配的问题。

而影响阻抗匹配的因素有信号源的架构和输出阻抗（outputimpedance），走线的特性阻抗，负载端的特性，走线的拓朴（topology）架构等。

解决的方式是*端接（termination）与调整走线的拓朴。

4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距（此间距由差分阻抗决定）要一直保持不变，也就是要保持平行。

平行的方式有两种，一为两条线走在同一走线层（side-by-side），一为两条线走在上下相邻两层（over-under）。

一般以前者side-by-side实现的方式较多。

5、对于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也都是差分信号才有意义。

所以对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。

这样信号品质会好些。

7、为何差分对的布线要*近且平行？

对差分对的布线方式应该要适当的*近且平行。

所谓适当的*近是因为这间距会影响到差分阻抗（differentialimpedance）的值,此值是设计差分对的重要参数。

需要平行也是因为要保持差分阻抗的一致性。

若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性（signalintegrity）及时间延迟（timingdelay）。

8、如何处理实际布线中的一些理论冲突的问题1.基本上,将模/数地分割隔离是对的。

要注意的是信号走线尽量不要跨过有分割的地方（moat）,还有不要让电源和信号的回流电流路径（returningcurrentpath）变太大。

2.晶振是模拟的正反馈振荡电路,要有稳定的振荡信号,必须满足loopgain与phase的规范,而这模拟信号的振荡规范很容易受到干扰,即使加groundguardtraces可能也无法完全隔离干扰。

而且离的太远,地平面上的噪声也会影响正反馈振荡电路。

所以,一定要将晶振和芯片的距离进可能*近。

3.确实高速布线与EMI的要求有很多冲突。

但基本原则是因EMI所加的电阻电容或ferritebead,不能造成信号的一些电气特性不符合规范。

所以,最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题,如高速信号走内层。

最后才用电阻电容或ferritebead的方式,以降低对信号的伤害。

9、如何解决高速信号的手工布线和自动布线之间的矛盾？

现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。

各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。

例如,是否有足够的约束条件控制蛇行线（serpentine）蜿蜒的方式,能否控制差分对的走线间距等。

这会影响到自动布线出来的走线方式是否能符合设计者的想法。

另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。

例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。

所以,选择一个绕线引擎能力强的布线器,才是解决之道。

10、关于testcoupon。

testcoupon是用来以TDR（TimeDomainReflectometer）测量所生产的PCB板的特性阻抗是否满足设计需求。

一般要控制的阻抗有单根线和差分对两种情况。

所以，testcoupon上的走线线宽和线距（有差分对时）要与所要控制的线一样。

最重要的是测量时接地点的位置。

为了减少接地引线（groundlead）的电感值，TDR探棒（probe）接地的地方通常非常接近量信号的地方（probetip），所以，testcoupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。

详情参考如下链接1.2.http:

//www.P（点选Applicationnotes）11、在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？

一般在空白区域的敷铜绝大部分情况是接地。

只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。

也要注意不要影响到它层的特性阻抗，例如在dualstripline的结构时。

12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？

电源和地平面之间的信号是否可以使用带状线模型计算？

是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。

例如四层板:

顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？

一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。

另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。

14、添加测试点会不会影响高速信号的质量？

至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。

基本上外加的测试点（不用线上既有的穿孔（viaorDIPpin）当测试点）可能加在线上或是从线上拉一小段线出来。

前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。

这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率（edgerate）有关。

影响大小可透过仿真得知。

原则上测试点越小越好（当然还要满足测试机具的要求）分支越短越好。

15、若干PCB组成系统，各板之间的地线应如何连接？

各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子（此为Kirchoffcurrentlaw）。

这地层上的电流会找阻抗最小的地方流回去。

所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。

另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法（例如，在某处制造低阻抗，让大部分的电流从这个地方走），降低对其它较敏感信号的影响。

16、能介绍一些国外关于高速PCB设计的技术书籍和资料吗？

现在高速数字电路的应用有通信网路和计算机等相关领域。

在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。

计算机相关应用也因为芯片的进步，无论是一般的PC或服务器（Server），板子上的最高工作频率也已经达到400MHz（如Rambus）以上。

因应这高速高密度走线需求，盲埋孔（blind/buriedvias）、mircrovias及build-up制程工艺的需求也渐渐越来越多。

这些设计需求都有厂商可大量生产。

以下提供几本不错的技术书籍：

1.HowardW.Johnson，“High-SpeedDigitalDesign–AHandbookofBlackMagic”；2.StephenH.Hall，“High-SpeedDigitalSystemDesign”；3.BrianYang，“DigitalSignalIntegrity”；4.DooglasBrook，“IntegrityIssuesandprintedCircuitBoardDesign”。

17、两个常被参考的特性阻抗公式：

a.微带线（microstrip）Z={87/[sqrt（Er+1.41）]}ln[5.98H/（0.8W+T）]其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数（dielectricconstant）。

此公式必须在0.1<（W/H）<2.0及1<（Er）<15的情况才能应用。

b.带状线（stripline）Z=[60/sqrt（Er）]ln{4H/[0.67π（T+0.8W）]}其中，H为两参考平面的距离，并且走线位于两参考平面的中间。

此公式必须在W/H<0.35及T/H<0.25的情况才能应用。

18、差分信号线中间可否加地线？

差分信号中间一般是不能加地线。

因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合（coupling）所带来的好处，如fluxcancellation，抗噪声（noiseimmunity）能力等。

若在中间加地线，便会破坏耦合效应。

19、刚柔板设计是否需要专用设计软件与规范？

国内何处可以承接该类电路板加工？

可以用一般设计PCB的软件来设计柔性电路板（FlexiblePrintedCircuit）。

一样用Gerber格式给FPC厂商生产。

由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径（via）有其限制。

除此之外，可在柔性电路板的转折处铺些铜皮加以补强。

至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

20、适当选择PCB与外壳接地的点的原则是什么？

选择PCB与外壳接地点选择的原则是利用chassisground提供低阻抗的路径给回流电流（returningcurrent）及控制此回流电流的路径。

例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassisground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。

PCB设计方法和技巧

（2）21、电路板DEBUG应从那几个方面着手？

就数字电路而言，首先先依序确定三件事情：

1.确认所有电源值的大小均达到设计所需。

有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调（non-monotonic）的问题。

3.确认reset信号是否达到规范要求。

这些都正常的话，芯片应该要发出第一个周期（cycle）的信号。

接下来依照系统运作原理与busprotocol来debug。

22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧?

在设计高速高密度PCB时，串扰（crosstalkinterference）确实是要特别注意的，因为它对时序（timing）与信号完整性（signalintegrity）有很大的影响。

以下提供几个注意的地方：

1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。

一般常看到的间距为两倍线宽。

可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。

不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔（blind/buriedvia）来增加走线面积。

但是PCB板的制作成本会增加。

在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。

除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

23、模拟电源处的滤波经常是用LC电路。

但是为什么有时LC比RC滤波效果差？

LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。

因为电感的感抗（reactance）大小与电感值和频率有关。

如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。

但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

24、滤波时选用电感，电容值的方法是什么？

电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。

如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声（ripplenoise）。

电容值则和所能容忍的纹波噪声规范值的大小有关。

纹波噪声值要求越小，电容值会较大。

而电容的ESR/ESL也会有影响。

另外，如果这LC是放在开关式电源（switchingregulationpower）的输出端时，还要注意此LC所产生的极点零点（pole/zero）对负反馈控制（negativefeedbackcontrol）回路稳定度的影响。

25、如何尽可能的达到EMC要求，又不致造成太大的成本压力？

PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferritebead、choke等抑制高频谐波器件的缘故。

除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。

以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。

1、尽可能选用信号斜率（slewrate）较慢的器件，以降低信号所产生的高频成分。

2、注意高频器件摆放的位置，不要太*近对外的连接器。

3、注意高速信号的阻抗匹配，走线层及其回流电流路径（returncurrentpath），以减少高频的反射与辐射。

4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。

特别注意电容的频率响应与温度的特性是否符合设计所需。

5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassisground。

6、可适当运用groundguard/shunttraces在一些特别高速的信号旁。

但要注意guard/shunttraces对走线特性阻抗的影响。

7、电源层比地层内缩20H，H为电源层与地层之间的距离。

26、当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？

将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大

小跟信号的速度及电流大小有关。

如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交*，模拟的信号依然会被地噪声干扰。

也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交*的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。

道理何在？

数模信号走线不能交*的要求是因为速度稍快的数字信号其返回电流路径（returncurrentpath）会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交*，则返回电流所产生的噪声便会出现在模拟电路区域内。

28、在高速PCB设计原理图设计时，如何考虑阻抗匹配问题？

在设计高速PCB电路时，阻抗匹配是设计的要素之一。

而阻抗值跟走线方式有绝对的关系，与参考层（电源层或地层）的距例如是走在表面层（microstrip）或内层（stripline/doublestripline），离，走线宽度，PCB材质等均会影响走线的特性阻抗值。

也就是说要在布线后才能确定阻抗值。

一般仿真软件