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计算机组成原理辅导材料
1、冯诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是指令周期的不同阶段。
2、浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和溢出等步骤。
设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。
若有两个数X=27×29/32，Y=25×5/8，则用浮点加法计算X+Y的最终结果是：
发生溢出。
3、某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段（补码表示）。
假定取指令时，每取一个字节PC自动加1。
若某转移指令所在主存地址为2000H，若转移指令成功转移后的目标地址是1FF9H，则相对位移量字段的内容为：
F7H。
4、RISC普遍采用微程序控制器这个说法是错误的。
5、某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns和60ns，则该计算机的CPU时钟
周期至少是：
90ns。
6、相对于微程序控制器，硬布线控制器的特点是：
指令执行速度快，指令功能的修改和扩展难。
7、假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用4个时钟周期，总线时钟频率为100MHz，则总线带宽是：
100MB/s。
8、假设某计算机的存储系统由Cache和主存组成。
某程序执行过程中访存1000次，其中访问Cache缺失50次，则Cache的命中率是95%。
9、键盘输入会引起外部中断。
10、某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。
每个主存块大小为32字节，按字节编址。
主存129号单元所在主存块应装入到的Cache组号是:
4
11、一个C语言程序程序在一台32位机器上运行。
程序中定义了三个变量x,y,和z，其中x和z为int型，y为short型。
当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是:
x=0000007FH,y=FFF7H,z=00000076H。
12、流水CPU是由一系列叫做“段”的处理部件组成的，和具备m个并行部件的CPU相比，一个m段流水CPU的吞吐能力具备同等的水平。
13、旁路技术可解决流水线中的数据相关现象。
14、采用DMA方式传送数据时，每传送一个数据，需占用一个存储周期的时间。
15、在计数器定时查询方式下，若每次计数从上一次计数的终止点开始，则每个设备使用总线的机会均等。
16、在单级中断系统中，CPU一旦响应中断，则立即关闭中断允许标志，以防本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。
17、交叉存储器实质上是一种多模块存储器，它用流水方式执行多个独立的读写操作。
18、RISC访内存指令中，操作数的物理位置一般安排在一个主存单元和一个通用寄存器。
19、关于微操作的描述中，同一CPU周期中，相斥性微操作可以并行执行的说法是不正确的。
20、指令操作所需的数据不可能来自控制存储器。
21、在中断响应周期，将允许中断触发器置“0”是由硬件自动完成的。
22、在单总线结构的计算机系统中，外设可以和主存储器单元统一编址，因此可以不使用I/O指令。
23、在程序的执行过程中，Cache与主存的地址映射是由硬件自动完成的。
24、在计数器定时查询的总线仲裁方式下，若每次计数从0开始，则设备号小的优先级高。
25、一台计算机包括输入、输出、控制、存储及算术逻辑运算五个硬件部件
26、磁盘具备输入及输出功能。
27、执行最快的语言是机器语言。
28、以串行接口对ASCII码进行传送，带一位奇校验位和两位停止位，当波特为9600时，字符传送率为960字符/s。
29、DMA方式访问主存时，让CPU处于等待状态，等DMA的一批数据访问结束后CPU再恢复工作，这种情况称为停止CPU访问主存。
30、设x为整数，[x]补=1,x1x2x3x4x5，若要求x<-16，则x1—x5应满足的条件是：
x1必须为0，x2—x5任意。
31、采用八片74181和两片74182相配合，则具有二级先行进位结构的32位ALU功能。
32、浮点数的表示范围和精度取决于阶码的位数和尾数的位数。
33、一地址指令中，为完成两个数据的算术运算，除了指令地址译码指明的一个操作数外，另一个操作数常隐含在累加器中。
34、超标量流水技术是在每个时钟周期内同时并发多条指令。
35、微指令执行的顺序控制问题，实际上是如何确定下一条微指令地址的问题，通常采用断定方式，其基本思想是：
由设计者在微指令代码中指定，或者由设计者指定的判别测试字段控制产生后继微指令地址。
36、在微指令编码控制方式中，若微操作命令个数已经确定，则：
编码控制方式的微指令字长比直接控制方式的微指令字长短。
37、在DMA操作中，DMA控制器和提出DMA请求的外设之间有一对联络信号线DREQ（DMA请求）和DACK（DMA响应），DMA控制器和CPU之间也有一对联络信号线HOLD（总线请求）和HLDA（总线响应），这四条联络信号线出现有效电平的次序应为：
DREQ→HOLD→HLDA→DACK。
38、若显示器分辨率为1024*1024，有256种显示颜色，则该显示器的刷新存储器容量为1MB。
39、微型机系统中，主机和高速硬盘进行数据交换一般采用DMA方式。
40、在补码不恢复余数除法中，根据余数的符号与除数的符号相同，则上商“1”。
41、采用同步通信总线方式，影响总线效率的原因是必须按最慢的部件设计公共时钟。
42、计算机发展至今，与早期相比虽然面貌全非，但存储程序的特点依然没变。
43、设指令字长等于存储字长，为24位，若该指令系统可完成108种操作，操作码长度固定，且具有直接、间接（一次间址）、变址、基址、相对和立即寻址方式，则在保证最大范围内直接寻址的前提下，指令中操作码占7位，可直接寻址的范围是214，一次间址的寻址范围是224。
44、I/O的编址方式可分为单独编址和统一编址，前者需要有专门的I/O指令，后者可通过访存指令和设备交换信息。
45、一个5级流水线，共有12条指令连续输入此流水线，则在12个时钟周期结束时，共执行完8条指令。
46、若采用硬件向量法形成中断服务程序的入口地址，则CPU在中断周期完成关中断、保存断点、和向量地址送PC的操作。
47、控制单元的输入信号来自于指令代码、时序信号和状态条件。
48、某计算机采用微程序控制，微指令字的操作控制字段共16位，若采用直接控制，则该微指令最多可同时产生16个微操作；若采用编码控制，并要求一条微指令需同时启动4个微操作，若每个字段产生的微命令数相同，则该微指令最多可包含60个微操作命令。
49、微型机的存储器采用64K*1位的芯片构成，其芯片的位元阵列组织成256行*128列，最大刷新周期为4ms，若采用异步刷新方式，则刷新每行之间的间隔时间为15us，刷新地址寄存器的长度为8位。
50、当机器指令取到指令寄存器后，对应每一条机器指令的微程序的入口地址是根据指令操作码通过微地址形成电路形成的。
51、电子计算机问世至今，计算机类型不断推陈出新，但依然具有存储程序的特点。
52、设一个32位微处理器配有16位的外部数据总线，时钟频率为50MHZ，若总线传输的最短周期为4个时钟周期，该处理器的最大数据传输率是106*200b/s。
53、在做手术的过程中，医生经常将手伸出，等待护士将手术刀递上，待医生握紧后，护士才松手。
如果将医生和护士看作是两个通信模块，上述一系列动作相当于异步通信中的全互锁方式。
54、设有8个模块组成的八体存储器结构，每个模块的存取周期为400ns，存储字长为32位，总线传输周期为50ns，若采用顺序存储和低位交叉存储，存储器的带宽分别是8*107bps和34*107bps。
55、半导体静态RAM依据触发器原理存储信息；半导体动态RAM依据电容上存储的电荷存储信息。
56、某机指令字长32位，共有60种操作，CPU内设有16个32位的通用寄存器，则采用寄存器-存储器型（直接寻址）指令，能直接寻址的最大主存空间有222；若采用通用寄存器作为基址寄存器，则寄存器-存储器型指令能寻址的最大主存空间有232。
57、在一个四个过程段的浮点加法器流水线中，假设四个过程段的时间分别是60ns、50ns、90ns、80ns，则加法器流水线的时钟周期至少为90ns。
若采用同样的逻辑电路，但不是流水线方式，则浮点加法所需的时间为280ns。
58、当机器指令取到指令寄存器后，对应每一条机器指令的微程序的入口地址是根据指令操作码通过微地址形成电路形成的。
59、通常控制器的设计可分为组合逻辑控制器和微程序控制器两大类。
前者采用的核心器件是门电路，后者采用的核心器件是ROM。
60、CPU采用同步控制方式时，控制器采用周期、节拍和脉冲组成的多级时序系统。
61、设CPU共有16根地址线，8根数据线，并用MREQ作为访存控制信号（低电平有效），用WR作为读/写控制信号（高电平为读，低电平为写）。
现有芯片及各种门电路（可自定）如下图所示，画出CPU与存储器的连接图，要求最小4K地址空间为系统程序区，相邻的4K地址空间为系统程序工作区，与系统程序工作区相邻的24K地址空间是用户程序区：
⑴指出选用的存储芯片类型和数量；⑵详细描述出各存储芯片的片选逻辑；
⑶画出CPU与该存储器连接的逻辑结构图。
Am…A0Ak…A0
PD
Dn…D0Dn…D074138译码器
ROM：
2K×8位RAM：
1K×4位G1，G2A，G2B为控制端
8K×8位2K×8位C，B，A为变量输入端
32K×8位8K×8位Y7…Y0为输出端
16K×1位，4K×4位
请参考：
计算机组成原理（唐朔飞编著）书籍第四章的例题4.1—例题4.3的解答。
解答如下：
62、设某机有四个中断源A、B、C、D，其硬件排队优先次序为A>B>C>D，先要求将中断处理优先次序改为D>A>C>B。
⑴写出各个中断源对应的屏蔽字；
⑵按下图时间轴给出的四个中断源的请求时可，画出CPU执行程序的轨迹。
设每个中断源的中断服务程序时间均为20us。
请参考：
计算机组成原理（唐朔飞编著）书籍第八章的例题8.2的解答。
程序
5103040607080
t
BDAC
解题如下：
63、某计算机字长16位，采用16位定长指令结构，数据通路结构如下图所示，图中所有控制信号为1时表示有效，为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从内总线打入MDR。
假设MAR的输出始终处于使能状态。
加法指令“ADD（R1），R0”的功能为：
（R0）+（（R1））→（R1）
请按PC→MAR的描述形式列出加法指令每个节拍的微操作和有效控制信号。
请参考：
计算机组成原理（唐朔飞编著）书籍第九章的例题解答。
64、设某机主存容量为16MB，Cache的容量为16KB。
每字块有8个字，每个字32位。
设计一个四路组相联映像的Cache组织，要求：
⑴画出主存地址字段中各段的位数；
⑵设Cache初态为空，CPU依次从主存第0、1、2、…99号单元读出100个字（主存一次读出一个字），并重复此次序读8次，Cache的命中率为多少？
请参考：
计算机组成原理（唐朔飞编著）书籍第四章的例题4.11的解答。
解答：
65、设CPU有20根地址线和16根数据线，并用IO/M作为访存控制信号，RD为读命令，WE为写命令。
CPU可通过BHE和地址线的最低位
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