项目测试总结报告.docx
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项目测试总结报告
目录
项目测试总结报告1
1.引言4
1.1编写目的4
1.2项目背景4
1.3系统简介4
1.4参考文档4
2.测试设计简介4
2.1测试用例设计4
2.2测试环境与配置5
2.3测试方法和工具5
3.测试结果及其分析5
3.1测试执行情况与记录5
3.2缺陷汇总6
3.3测试覆盖6
4.测试结论与建议6
4.1结论：
6
4.2建议：
8
1.引言
编写目的
1）本报告按照**项目的技术要求反映**项目的测试结果
2）阅读对象为项目组所有成员及其相关授权的人员
项目背景
项目背景．
系统简介
测试目标描述如下:
配合开发部，让该项目最终产品达到产品级标准．
参考文档
文档（版本/日期）
已创建或可用
已被接收或已经过复审
作者或来源
备注
需求规约/说明书
√是
√是
项目计划
√是
√是
设计规约/说明书
√是
√是
软件测试计划
√是
√是
软件测试用例
√是
√是
2.测试设计简介
测试用例设计
设计测试用例点 个；
ID
模块
测试用例点
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
测试环境与配置
软件版本
硬件版本
测试方法和工具
手工测试．
3.测试结果及其分析
测试执行情况与记录
测试信息
基本情况
备注
RELEASE版本
V5.3.0; V5.8.0;V5.9.2;V6.6.3
共4版本；
TEST版本
V3.0.0;V3.1.0; V3.1.0.a;V3.1.0.b;V3.2.0;V3.3.0;V4.0.0;V4.1.0;V5.0.0;V5.1.0;
V5.2.0;V5.3.0;V5.4.0;V5.5.0;V5.6.0;V5.7.0;V5.9.0;V5.9.1;V5.9.2;V6.0.0;
V6.2.0;V6.3.0;V6.3.1;V6.4.0;V6.5.0;V6.6.0;V6.6.0.b;V6.6.1;V6.6.2;V6.6.3;
V6.6.4.;V6.6.4.a;V6.6.5
共33版本
全面测试次数
测试时间
2005-5~2005-11;
测试人员
缺陷汇总
BUG统计
BugState
BugTotal
ASeverity
BSeverity
CSeverity
DSeverity
Postponed
11
3
8
1
0
Opened
6
2
4
0
0
Resolved
0
0
0
0
0
Assigned
0
0
0
0
0
Submit
1
0
1
0
0
Closer
249
62
152
30
5
All_Count
267
67
165
31
5
测试中发现Ａ级问题：
67;B级问题 165;C级问题31;D级问题 5个；
测试覆盖
功能覆盖率：
100%;
4.测试结论与建议
结论：
所有的功能已经实现；基本稳定；性能上达到了要求；
但还存在以下问题；
ID
问题
原因分析
问题等级
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Postponed状态遗留问题
ID
问题描述
初步原因分析
问题等级
问题等级
1
2
3
4
5
6
7
8
9
10
11
建议：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用了pcb库中pinnumber不一致的封装。
如三极管：
sch中pin为e,b,c,而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：
ProtelPCB技术参考
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a.创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c.创建元件时pin方向反向，必须非pinname端连线。
（2）元件跑到图纸界外：
没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：
生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a.原理图中的元件使用了pcb库中没有的封装；
b.原理图中的元件使用了pcb库中名称不一致的封装；
c.原理图中的元件使用
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