数字电路逻辑设计第5章.ppt

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第五章第五章时序逻辑电路时序逻辑电路5.1时序逻辑电路的特点及描述方法时序逻辑电路的特点及描述方法5.2时序逻辑电路的分析时序逻辑电路的分析5.3寄存器和移位寄存器寄存器和移位寄存器5.4计计数数器器5.5序列信号发生器序列信号发生器5.6时序逻辑电路的设计时序逻辑电路的设计5.1时序逻辑电路的特点及描述方法时序逻辑电路的特点及描述方法5.1.1时序逻辑电路的时序逻辑电路的特点特点5.1.2时序逻辑电路的时序逻辑电路的描述方法描述方法1.逻辑函数逻辑函数一般需用三组逻辑函数表示：

一般需用三组逻辑函数表示：

输出函数输出函数Z（tn）=fX（tn），），Q（tn）激励函数（驱动函数）激励函数（驱动函数）W（tn）=gX（tn），），Q（tn）状态方程（特性方程）状态方程（特性方程）Q（tn+1）=hW（tn），），Q（tn）2.状态转换表状态转换表3.状态转换图状态转换图为为了了更更直直观观地地分分析析时时序序逻逻辑辑电电路路的的功功能能，将将输输入入信信号号和和各各触触发发器器的的现现态态、次次态态，与与输输出出信信号号的的关关系系用用图图的的形形式式表表示示，即即为为状态转换图。

状态转换图。

4.时序波形图时序波形图由由给给定定的的输输入入信信号号和和时时钟钟信信号号，根根据据状状态态表表或或状状态态图图，以以及及触触发发器器的的触触发发特特性性，得得到到输输出出信信号号、触触发发器器状状态态随随时时间间变变化化的的波形图称为时序波形图。

波形图称为时序波形图。

5.1.3时序逻辑电路的分类时序逻辑电路的分类根根据据触触发发器器状状态态变变化化的的特特点点，将将时时序序逻逻辑辑电电路路分分为为同同步步时时序序逻逻辑辑电电路路和和异异步步时时序序逻逻辑辑电电路路。

同同步步时时序序逻逻辑辑电电路路中中所所有有触触发发器器的的时时钟钟端端由由同同一一时时钟钟脉脉冲冲直直接接驱驱动动，各触发器同时进行翻转。

各触发器同时进行翻转。

5.2时序逻辑电路的分析时序逻辑电路的分析5.2.1同步时序逻辑电路的分析同步时序逻辑电路的分析分析逻辑电路图分析逻辑电路图首首先先，明明确确时时钟钟驱驱动动情情况况，是是同同步步还还是是异异步步时时序序逻逻辑辑电电路路。

分分析析每每个个触触发发器器的的触触发发方方式式，分分清清输输入入变变量量和和输输出出变变量量、组组合电路和记忆电路部分。

合电路和记忆电路部分。

写出各触发器的激励函数写出各触发器的激励函数如如果果CP是是由由该该时时序序逻逻辑辑电电路路内内部部形形成成的，还应写出各触发器的，还应写出各触发器CP端的激励函数。

端的激励函数。

写出相应的状态方程及输出写出相应的状态方程及输出函数函数状态转换表状态转换表（状态转换真值表）（状态转换真值表）该该电电路路输输入入变变量量T0=1为为常常量量，因因此此电电路路的的次态和输出只取决于电路的原态。

次态和输出只取决于电路的原态。

状态转换图状态转换图同同第第四四章章分分析析触触发发器器状状态态转转换换图图一一样样，以圆圈表示电路的状态。

以圆圈表示电路的状态。

时序图时序图在在时时钟钟脉脉冲冲作作用用下下，电电路路状状态态、输输出出状态随时间变化的波形图称为时序图。

状态随时间变化的波形图称为时序图。

逻辑功能逻辑功能由由上上述述分分析析可可知知，每每经经过过16个个时时钟钟脉脉冲冲后后，电电路路的的状状态态循循环环变变化化一一次次，该该电电路路有对时钟信号计数的功能。

有对时钟信号计数的功能。

5.2.2时序逻辑电路的一般时序逻辑电路的一般分析步骤分析步骤由由上上例例分分析析归归纳纳出出时时序序逻逻辑辑电电路路的的一一般分析步骤如下：

般分析步骤如下：

观察逻辑电路图；观察逻辑电路图；求激励函数、状态方程、输出函数；求激励函数、状态方程、输出函数；作状态表、状态图、时序波形图；作状态表、状态图、时序波形图；描述逻辑功能。

描述逻辑功能。

5.2.3异步时序逻辑电路的异步时序逻辑电路的分析分析

（1）有效状态和偏离状态有效状态和偏离状态图图中中00001001这这10个个状状态态是是有有用用的的计数状态，称为有效状态。

计数状态，称为有效状态。

（2）自启动特性自启动特性当当计计数数器器进进入入偏偏离离状状态态1010时时，经经过过两个时钟脉冲后，进入有效循环中的两个时钟脉冲后，进入有效循环中的0100。

5.3寄存器和移位寄存器寄存器和移位寄存器5.3.1寄存器寄存器寄寄存存器器用用于于寄寄存存一一组组二二值值代代码码，一一个个触触发发器器能能存存储储一一位位二二值值代代码码，所所以以用用n个个触触发器组成的寄存器能储存一组发器组成的寄存器能储存一组n位二值代码。

位二值代码。

图图5-3-1所所示示是是由由边边沿沿D触触发发器器组组成成的的4位位寄寄存存器器74LS175的的逻逻辑辑电电路路图图，其其输输出出状状态态仅仅取取决决于于CP上上升升沿沿到到达达时时刻刻的的输输入入状状态。

态。

图5-3-174LS175的逻辑图5.3.2锁存器锁存器由由同同步步D触触发发器器组组成成的的寄寄存存器器，称称为为锁锁存存器器。

图图5-3-2所所示示是是双双二二位位锁锁存存器器74LS75的逻辑电路图。

的逻辑电路图。

图图5-3-274LS75的逻辑图的逻辑图5.3.3移位寄存器移位寄存器移移位位寄寄存存器器不不但但具具有有寄寄存存器器的的功功能能可可以以暂暂存存数数码码，还还可可以以在在移移位位脉脉冲冲的的作作用用下下数数码码依依次次左左移移或或右右移移。

无无论论左左移移还还是是右移都是相对于电路结构而言的。

右移都是相对于电路结构而言的。

1.单向移存器单向移存器图图5-3-3所所示示为为由由4个个边边沿沿D触触发发器器组组成成的移位寄存器。

的移位寄存器。

图图5-3-3D触发器组成的移位寄存器触发器组成的移位寄存器2.双向移存器双向移存器移移存存器器不不仅仅能能进进行行单单方方向向移移动动，通通过过控控制制信信号号，既既能能左左移移又又能能右右移移，构成双向移存器。

构成双向移存器。

5.4计计数数器器5.4.1计数器的分类计数器的分类计计数数器器在在数数字字系系统统中中应应用用十十分分广广泛泛，不不仅仅能能统统计计输输入入脉脉冲冲的的个个数数，还还可可以以用用作作分频、定时、产生节拍脉冲等等。

分频、定时、产生节拍脉冲等等。

计计数数器器种种类类很很多多，如如果果按按时时钟钟信信号号的的触触发发方方式式分分类类，可可分分为为同同步步计计数数器器和和异异步步计数器两大类；计数器两大类；如如果果按按计计数数器器中中计计数数值值的的变变化化趋趋势势来来分分类类，可可分分为为加加法法计计数数器器和和减减法法计计数数器器。

随随着着计计数数脉脉冲冲的的输输入入，计计数数值值既既可可以以增增加加又可以减少的计数器称为可逆计数器；又可以减少的计数器称为可逆计数器；如如果果按按计计数数器器中中数数字字的的编编码码方方式式分分类类，可可分分成成二二进进制制计计数数器器、二二十十进进制制计计数数器器（如如8421BCD码码十十进进制制计计数数器器）、循循环环码码计数器等；计数器等；如如果果按按能能计计数数的的最最大大值值来来区区分分，又又有有七进制计数器、六十进制计数器等等。

七进制计数器、六十进制计数器等等。

5.4.2同步计数器同步计数器目目前前常常用用的的同同步步计计数数器器芯芯片片主主要要为为二二进制和十进制计数器。

进制和十进制计数器。

1.4位同步二进制加法计数器位同步二进制加法计数器2.同步十进制加法计数器同步十进制加法计数器3.同步可逆计数器同步可逆计数器5.4.3异步计数器异步计数器1.异步二进制计数器异步二进制计数器异异步步计计数数器器在在做做加加1计计数数时时采采取取从从低低位位到到高高位位逐逐位位进进位位的的方方式式工工作作，如如果果使使用用下下降降沿沿触触发发的的T触触发发器器组组成成计计数数器器，只只需需将将低低位位触触发发器器的的Q端端接接至至高高位位触触发发器器的的时时钟输入端就行了。

钟输入端就行了。

2.异步十进制计数器异步十进制计数器5.4.4移位寄存器型计数器移位寄存器型计数器1.环形计数器环形计数器2.扭环形计数器扭环形计数器（约翰逊计数器）（约翰逊计数器）5.5序列信号发生器序列信号发生器5.5.1序列信号的基本概念序列信号的基本概念序序列列信信号号是是按按照照一一定定的的顺顺序序排排列列的的周周期期性性的的串串行行二二进进制制码码，常常用用作作数数字字系系统统的的同同步步信信号号或或地地址址码码，也也可可以以作作为为可可编编程程逻逻辑电路的控制信号。

辑电路的控制信号。

5.5.2序列信号发生器序列信号发生器1.最大循环长度序列码发生器最大循环长度序列码发生器（M=2n）2.任意循环长度序列码发生器任意循环长度序列码发生器（M2n）3.最长线性序列发生器最长线性序列发生器（M=2n1）若若移移存存器器的的反反馈馈函函数数为为异异或或函函数数，其其输输出出称称为为线线性性脉脉冲冲序序列列，称称这这种种异异或或反反馈馈式式移移存存器器为为线线性性序序列列发发生生器，如图器，如图5-5-3所示。

所示。

图图5-5-3线性序列发生器示意图线性序列发生器示意图5.6时序逻辑电路的设计时序逻辑电路的设计5.6.1按固定规律直接设计按固定规律直接设计时序逻辑电路时序逻辑电路1.二进制计数器的设计二进制计数器的设计

（1）n位同步二进制计数器设计位同步二进制计数器设计

（2）n位异步二进制计数器设计位异步二进制计数器设计2.移存器的设计移存器的设计5.6.2时序逻辑电路的一般设计方法时序逻辑电路的一般设计方法时时序序逻逻辑辑电电路路的的设设计计方方法法，一一般般可可按按如如下步骤进行。

下步骤进行。

功功能能描描述述。

对对给给出出的的逻逻辑辑设设计计问问题题，进进行行逻逻辑辑抽抽象象，确确定定输输入入变变量量、输输出出变变量量和和状态数。

状态数。

设设定定电电路路状状态态。

对对输输入入、输输出出和和电电路路状状态态进进行行定定义义，并并对对电电路路状状态态顺顺序序编编号号，按按照照设设计计要要求求画画出出状状态态转转换换图图或或状状态态转转换换表表。

状状态态化化简简。

消消除除多多余余状状态态，使使电电路路的的状状态态数数目目减减少少，得得到到最最简简的的状状态态转转换换图图或状态转换表。

或状态转换表。

状状态态编编码码。

时时序序逻逻辑辑电电路路的的状状态态是是用用触触发发器器状状态态的的不不同同组组合合来来表表示示的的，所所以以首首先先确确定定触触发发器器数数目目，其其次次给给电电路路的的每每一一状态规定与之相对应的触发器状态组合。

状态规定与之相对应的触发器状态组合。

选选定定触触发发器器类类型型，求求激激励励函函数数和和输输出出函函数数。

不不同同类类型型触触发发器器的的特特性性方方程程不不同同，激励函数和输出函数也不同。

激励函数和输出函数也不同。

画出逻辑电路图。

画出逻辑电路图。

检检验验逻逻辑辑功功能能和和自自启启动动特特性性。

根根据据设设计计出出的的逻逻辑辑电电路路图图再再反反过过来来分分析析它它的的逻逻辑辑功功能能和和自自启启动动特特性性，看看是是否否满满足足原原设设计计要求，若不满足，则要重新修改设计。

要求，若不满足，则要重新修改设计。

5.6.3任意进制计数器的设计任意进制计数器的设计1.MN的情况的情况需需用用多多片片N进进制制计计数数器器组组合合起起来来，可可以构成以构成M进制计数器。

进制计数器。

5.6.4序列信号发生器的设计序列信号发生器的设计1.计数型序列信号发生器计数型序列信号发生器设设计计思思想想：

为为了了产产生生序序列列信信号号，只只需需在在数数据据选选择择器器的的数数据据输输入入端端按按所所需需的的信信号号序序列列依依次次接接入入，然然后后用用M（序序列列信信号号长长度度）进进制制计计数数器器的的输输出出，作作为为数数据据选选择择器器的的选选择信号，就可得到所需的序列信号。

择信号，就可得到所需的序列信号。

2.移存