止区。
图NMOS临界饱和时的状态图临界饱和时的电流-电压特性
图NMOS饱和时的状态图NMOS的电流-电压特性
事实上，由于△L的存在，实际的沟道长度L将变短，对于L比较大的器件，△L/L比较小，对器件的影响不大，但是，对于短沟道器件，这个比值将变大，将对器件的特性产生影响。
器件的电流-电压特性在饱和区将不再是平直的形状，而是将向上倾斜，也就是说，工作在饱和区的NMOS勺电流将随着VDs的增加而增加。
这种在Vds作用下沟道长度的变化引起输出特性变化的效应，被称为“沟道长度调制效应”。
PMOS勺工作原理与NMOS目类似。
因为PMOS是N型硅衬底，其中的多数载流子是电子，少数载流子是空穴，源漏区的掺杂类型是P型，所以，PMOS勺工
作条件是在栅上相对于源极施加的是负电压，亦即在PMOS勺栅上施加的是负电荷电子，而在衬底感应的是可运动的正电荷空穴和带固定正电荷的耗尽层，不考
虑二氧化硅中存在的电荷的影响，衬底中感应的正电荷数量就等于PMO栅上的
负电荷的数量。
当达到强反型时，在相对于源端为负的源漏电压的作用下，源端的正电荷空穴经过导通的P型沟道到达漏端，形成从源到漏的源漏电流。
同样的，VGs越负（绝对值越大）沟道的导通电阻越小，电流的数值越大。
与NMO一样，
导通的PMOS勺工作区域也分为线性区，临界饱和点和饱和区。
当然，不论NMOS
还是PMOS当未形成反型沟道时，都处于截止区，其电压条件是Vgs〈Vtn（NMO）S
VGs>VTp（PMO）值得注意的是，PMOS勺VGs和VTp都是负值。
PMOS勺电流-电压特性曲线如图所示。
以上的讨论，都有一个前提条件，即只有当施加在栅上的电压绝对值大于器件的阈值电压的绝对值时，器件才开始导通，在源漏电压的作用下，才能形成源漏电流，以这种方式工作的MOS器件被称为增强型MOS晶体管。
所以，上面介绍的是增强型NMOS晶体管和增强型PMOS1体管。
除了增强型MOSS件外，还有一类MOS器件，他们在没有栅上的电压作用时
道，在Vds的作用下,
（VGs=0），在衬底上就已经形成了反型沟图PMOS勺电流-电压特性就形成源漏电流。
这样的MOS器件被称为耗尽型MOS晶体管
耗尽型MOS晶体管也分为耗尽型NMO晶体管和耗尽型PMOS1体管。
对于耗尽型器件，由于VGs=0时就存在导电沟道，因此，要关闭沟道将施加相对于增强型MOS晶体管的反极性电压。
对耗尽型NMO晶体管，由于在器件的表面已经积累了较多的电子，因此，必须在栅极上施加负电压，才能将表面的电子“赶走”。
对耗尽型PMOS1体管，由于在器件的表面已经存在积累的正电荷空穴，因此，必须在栅极上施加正电压，才能使表面导电沟道消失。
使耗尽型器件的表面沟道消失所必须施加的电压，称为夹断电压Vp,显然，NMOS勺夹断电压Vp〈0，PMOS的夹断电压Vpp〉0。
耗尽型器件的初始导电沟道的形成主要来自两个方面：
栅与衬底之间的介质二氧化硅中含有的固定电荷的感应；通过工艺的方法在器件衬底的表面形成一层反型材料。
显然，前者较后者具有不确定性，二氧化硅中的固定正电荷是在二氧化硅形成工艺中或后期加工中引入的，通常是不希望存在的。
后者是为了获得耗尽型MOS晶体管而专门进行的工艺加工，具有可控性。
综上所述，MO關体管具有四种基本类型：
增强型NMO晶体管，耗尽型NMOS晶体管，增强型PMOS1体管，耗尽型PMOS1体管。
在实际的应用中，对数字逻辑电路，较多的使用增强型器件，在模拟集成电路中，增强型和耗尽型MOSS件都有广泛的应用。
这四种MOS晶体管的表示符号如图所示。
图MOS晶体管的表示符号
MOS晶体管的阈值电压V
阈值电压VT是MOS晶体管的一个重要的电参数，也是在制造工艺中的重要控制参数。
Vt的大小以及一致性对电路甚至集成系统的性能具有决定性的影响。
哪些因素将对MOS晶体管的阈值电压的数值产生影响呢
从前面的分析可知，要在衬底的上表面产生反型层，必须施加能够将表面耗尽并且形成衬底少数载流子的积累的栅源电压，这个电压的大小与衬底的掺杂浓度有直接的关系。
衬底掺杂浓度越低，多数载流子的浓度也越低，使衬底表面耗尽和反型所需要的电压Vgs越小。
所以，衬底掺杂浓度是一个重要的参数，衬底掺杂浓度越低，器件的阈值电压将越小，反之则阈值电压越高。
第二个对器件阈值电压具有重要影响的参数是多晶硅与硅衬底的功函数差的数值，这和栅材料性质以及衬底的掺杂类型有关。
第三个影响阈值电压的因素是作为介质的二氧化硅中的电荷以及电荷的性质。
这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电，其净电荷的极性显然会对衬底表面产生电荷感应，从而影响反型层的形成，或者是使器件耗尽，或者是阻碍反型层的形成。
第四个影响阈值电压的因素是由栅氧化层厚度决定的单位面积栅电容的大小。
显而易见，单位面积栅电容越大，电荷数量变化对Vgs的变化越敏感，器件
的阈值电压则越小。
实际的效应是，栅氧化层的厚度越薄，单位面积栅电容越大，相应的阈值电压越低。
对于一个成熟稳定的工艺和器件基本结构，对阈值电压的调整主要通过改变衬底掺杂浓度或衬底表面掺杂浓度进行，适当的调整栅氧化层的厚度也可对阈值电压进行调整。
MOS晶体管的电流-电压方程
对于MOS晶体管的电流-电压特性的经典描述是萨氏方程。
NMO晶体管的萨方程如式（）~式（）所示。
其中，式（）是NMO晶体管在非饱和区的方程，式（）是饱和区的方程，式（）是截止区的方程。
1DS
因子，n为电子迁移率，介电常数oxSiO2o，其中，o为真空介电常数，SiO2
为二氧化硅相对介电常数，tox为栅氧化层的厚度，W为沟道宽度，L为沟道长度，（W）称为器件的宽长比，是器件设计的重要参数。
对于PMO晶体管，也有类似的萨方程形式。
萨方程是MOS晶体管设计的最重要，也是最常用的方程。
MOS器件的平方律转移特性
将MOS器件的栅源连接，因为Vg=VDs,所以，器件一定工作在饱和区。
这时，
器件的电流-电压特性符合饱和区的萨方程，遵循平方律的函数关系。
四种MOS
器件的平方律转移特性如图所示，这样的连接方式在许多设计中被采用。
图MOS器件的平方律转移特性
从转移特性上看，当在器件表面形成沟道以后，才有源漏电流存在，反之则没有源漏电流。
MOS晶体管的跨导gm
MOS晶体管的跨导gm是衡量MOS器件的栅源电压对源漏电流控制能力的参数，也是MOSS件的一个极为重要的参数。
式（）和式（）分别给出了NMO晶
体管在非饱和区和饱和区的跨导公式。
从公式可以看出,
MOS器牛的跨导和载流子的迁移率n、器件的宽长比
成正比，和栅氧化层的厚度成反比，同时，跨导还和器件所处的工作状态有关。
对PMO器件，器件的跨导公式与NMO完全一致，仅仅需将电子的迁移率改为空穴的迁移率，NMO的阈值电压用PMOS勺阈值电压代替。
MOS器件的直流导通电阻
MOS器件的直流导通电阻Ron定义为源漏电压和源漏电流的比值。
式（）和
式（）给出了NMO晶体管在非饱和区和饱和区的直流导通电阻公式。
在线性区，即当Vds很小时，式（）可用式（）近似表示。
该式表示当Vgs—定时，沟道电阻近似为一个不变的电阻
在临界饱和点，将VdsVgsVtn带入式（），则NMO晶体管的直流导通电
阻可表示为:
比较式（）和式（），可以看到，临界饱和点的导通电阻是线性区的两倍。
由式（）~（）可知，直流导通电阻随VgsVtn、n、WL的增加而减小,
随tox的增加而增加，在设计器件时必须注意这些因素对器件性能的影响。
对PMO晶体管，有与NMO相似的表达式。
MOS器件的交流电阻
交流电阻是器件动态性能的一个重要参数，它等于:
VDS
rdVgsC
IDS
显然，如果不考虑MO晶体管的沟道长度调制效应，MOS晶体管在饱和区的
交流电阻应该是无穷大。
实际上，由于沟道长度调制效应的作用，m的数值一般在10k~500k欧姆之间。
在非饱和区，交流电阻的表达式是:
（）
（）
VDStoxL1
rd
IDSnoxW（VGSVTN）VDS
当Vds很小时，即在线性区
Ron
toxL11
noxWVGSVTNgm
这里，gm是NMO晶体管在饱和区的跨导。
式（）表明，NMO晶体管在线性区的交流电阻等于NMO晶体管在饱和区的跨导的倒数，PMO也具有相同的结论。
MOS器件的最高工作频率
MOS器件的最高工作频率被定义为：
当通过沟道电容的电流和漏源电流的数值相等时的工作频率为MOS#件的最高工作频率。
这是因为当栅源间输入交流信号时，由源极增加流入的电子流，一部分对沟道沟道电容Cgc充电，一部分经过沟道流向漏极，形成漏源电流的增量，因此，当电流全部用于对沟道电容充放电时，晶体管也就失去了放大能力。
这时，
CccVggmVg
最咼工作频率
fgm
fm
2Cgc
沟道电容等于栅区面积乘单位面积栅电容，即
CgcWLCoxWL』
tox
最后得到
fm^（VGSVt）（）
2L
这是一个通用表达式，是沟道载流子迁移率，Vt是MOS#件的阈值电压。
计算NMO晶体管或PMO晶体管的最高工作频率时，只要将相应的载流子迁移率数值和阈值电压数值带入计算即可。
从最高工作频率的表达式，我们得到一个重要的信息：
最高工作频率与MOS
器件的沟道长度的平方成反比，减小沟道长度L可有效地提高工作频率。
MOS器件的衬底偏置效应
在前面的讨论中，都没有考虑衬底电位对器件性能的影响，都是假设衬底和器件的源极相连，即Vb^o的情况，而实际工作中，经常出现衬底和源极不相连的情况，此时，VBs不等于0。
在器件的衬底与器件的源区形成反向偏置时，将对器件产生什么影响呢
由基本的PN结理论可知，处于反偏的PN结的耗尽层将展宽。
所以，当衬底与源处于反偏时，也将使衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。
由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。
若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。
对器件而言，衬底的反偏，相当于使MOS晶体管的阈值电压的数值提高了。
所谓的衬底偏置效应的结果是使MOS晶体管的阈值电压的数值提高，对NMO,SVTn更正，对PMOSVTp更负，即阈值电压的绝对值提高了。
在工程设计中，衬底偏置效应对阈值电压的影响可用下面的近似公式计算：
VtvlVbs（）
为衬底偏置效应系数，它随衬底掺杂浓度而变化，典型值:
NMO晶体管,
PMO晶体管,
对PMO晶体管，V取负值，对NMO晶体管，V取正值。
CMOS结构
所谓CMOSComplementaryMO）是在集成电路设计中，同时采用两种MOS器件：
NMOS口PMOS并通常配对出现的一种电路结构。
CMO电路及其技术已成为当今集成电路，尤其是大规模、超大规模集成的主流技术。
CMOS吉构的一个重要的优点是电路的静态功耗非常小，使得它可以用于大规模、超大规模集成，解决了系统集成中功耗容量的问题。
图为CMOS吉构的剖面示意图，为在同一硅衬底上制作两种不同类型的MOS
器件，必须为其中的某一种器件构造所需的衬底，图所示结构是在N型硅衬底上，专门制作一块P型区域（P阱）作为NMOS勺衬底的方法。
同样的，也可在P型硅衬底上专门制作一块N型区域（N阱），作为PMOS勺衬底。
为防止源/漏区与衬底出现正偏置，通常P型衬底应接电路中最低的电位，N型衬底应接电路中最正的电位。
为保证电位接触的良好，在接触点采用重掺杂结构。
CMOS逻辑部件
CMO逻辑部件有许多种类，在这一节中将介绍常用的CMO逻辑部件的结构及功能。
CMOS倒相器设计
CMO倒相器是CMO门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，最后通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。
所以，基本倒相器的设计是逻辑部件设计的基础。
CMO倒相器的具体电路如图所示，它是典型的CMO结构，由一个NMO晶体管和一个PM晶体管配对构成，两个器件的漏极相连，栅极相连。
NMO晶体管的衬底与它的源极相连并接
地，PMOS晶体管的衬底与它的源极相连并接电源，图中，CL为倒相器的负载电
容。
在这里，倒相器的设计，在一定的工艺条件下，实际上是设计确定晶体管的尺寸（W/L）,并由确定的沟道长度L,获得沟道宽度的具体数值。
可以应用上升时间tr与下降时间tf公式计算器件的宽长比（W/L）。
所谓的上升时间tr是图CMOS倒相器
指在输入阶跃波的条件下，输出信号从上升到所需的时间，下降时间tf则指的是
在输入阶跃波的条件下，
输出信号
arcth1
'从下降到所需的时间。
trP
p0.1
0.1
1p
0.1p
0.9
（）
1p2
1
J
P
arcth1
0.1
tfN
N0.1
1N
>O.1N
0.9
（）
1N2
1
N
其中，
Cl
Cl
Vtp
Vtn
PKPVdd
N
Zd，
PVdd,
NVddc
）
当输出信号的幅度只能达到到时，则输出信号的周期就为上升与下降时间之和，且信号成为锯齿波，这时所对应的信号频率被认为是倒相器的最高工作频率。
因此，当确定了信号的最高工作频率要求后，就可以将其分解为上升时间与下降时间，根据工艺提供的器件的阈值电压数值、栅氧化层厚度等参数，就可以计算倒相器的NMOS口PMOS!
体管的具体尺寸。
通常在设计倒相器时，要求输出波形对称，也就是trtf，因为是在同一工艺条件下加工，NMOS口PMOS勺栅氧化层的厚度相同，如果NMOS口PMOS勺阈值电压数值相等，贝U，KpKn。
由导电因子的表达式可以得到如下结论：
此时的
WLp
WLn
n2.5。
由此可以得到一个在这种条件下的简便计算方法：
只要计
p
算tf，并由此计算得到NMO管的宽长比WLn，将此值乘就是PMO管的WL卩
2.2.2CMO与非门和或非门的结构及其等效倒相器设计方法
两输入与非门和两输入或非门电路结构如图所示，两个PMO管并联与两个
串联的NMO管相连构成了两输入与非门，两个NMO管并联与两个串联的PMOS
相连构成了两输入或非门。
对于与非门，当INA（INB）为低电平时，M2（M1导通，M3（M4截止，形成从Vdd到输出OUT的通路，阻断了OUT到地的通路，这时相当于一个有限的PMO管导通电阻（称为上拉电阻）和一个无穷大的NMO管的截止电阻（尽管有一个NMO管在导通态，但因为串联电阻值取决于大电阻，从OUT看进去的NMOS管电阻仍是无穷大）的串联分压电路，输出为高电平（Vdd）。
如果INA和INB均为低电平，则为两个导通的PMO管并联，等效的上拉电阻更小，输出当然还是高电平。
只有INA和INB均为高电平，使得两个NMOS?
均导通，两个PMOS管均截止，形成了从OUT到地的通路，阻断了OUT到电源的通路，呈现一个有限的NMO导通电阻（称为下拉电阻，其值为单个NMO管导通电阻的两倍）和无穷大的PMO管截止电阻的分压结果，输出为低电平。
对于或非门，由类似的分析可知，当INA和INB同时为低电平时，分压的结果使得输出为高电平，当INA和INB有一个为高电平或两个都为高电平时，MOS
管电阻分压的结果是输出为低电平，只不过两个NMO全导通时（并联关系）的等效下拉电阻是单管导通电阻的一半。
图与非门和或非门电路
所谓与非门的等效倒相器设计，实际上就是根据晶体管的串并关系，再根据等效倒相器中相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。
具体方法是：
将与非门中的M3和M4的串联结构等效为倒相器中的NMO晶体管，将并联的M1、M2等效为倒相器中的PMOS1体管。
在根据频率要求和有关参数计算获得等效倒相器的NMOS口PMOS勺宽长比WLN和WLP以后，考虑到M3和M4是串联结构，为保持下降时间不变，M3和M4的等效电阻必须缩小一半，亦即它们的宽长比必须比倒相器中的NMOS勺宽长比增加一倍，由此得到
W/LM3,m42W/LN。
那么，M1和M2是并联，是不是它们的宽长比就等于等效倒相器中PMO管的宽长比的一半呢回答是否定的。
因为考虑到两输入与非门的输入端INA和INB，只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下，仍能维持上升时间不变，就要求M1和M2的宽长比与倒相器中PMOS?
相同，即W/Lmi,m2W/Lp。
至此，根据得到的等效倒相器的晶
体管尺寸，就可以直接获得与非门中各晶体管的尺寸，对多输入的与非门有同样
的处理方法。
同理，对两输入或非门，可以得到：
W/LM1,M22W/LP，
WLM3,M4WLn。
对于多输入的与非门和或非门，在结构上仅是串联或并联的晶体管数量的变化，但电路中各类型MOS晶体管的连接关系没有变化。
值得注意的是，输入变量的数目并不是随意的，这是因为串联结构的器件存在衬底偏置效应。
从图上可以看到在与非门中的NMO管的衬底都是连接到地，而M3的源端电位并不为0,这样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。
输入端越多，串联的NMO晶体管越多，最上边的NMO管衬底偏置越严重，对信号的响应越滞后。
在或非门中有类似的情况，只不过衬底偏置效应发生在串联的PMO管上，越下边的PMO越严重。
所以，通常输入端子数不超过四。
如果需要更多的输入端子，则电路结构必须改变。
其他CMO逻辑门
1.CMOS组合逻辑单元
从上面的介绍可以看到，MOS1电路结构非常简单，便于构造和分析。
将NMOS管并联，相应的PMO管串联就构成“或”的逻辑关系，类似地将NMO串联，相应的PMOST并联就构成了“与”的逻辑关系。
图给出的“与或非门”的电路结构，说明了
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