60进制计数器课程设计.docx
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60进制计数器课程设计
电子技术基础实验
课程设计
60进制计数器
一、实验目的
（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。
（二）熟悉555集成定数器芯片的引脚图。
（三）利用74LS161和555定时器构成60进制计数器。
（四）在Multisim软件中仿真60进制计数器。
二、实验容
（一）集成计数器74LS161逻辑功能验证。
（二）用555定时器构成多谐振荡器。
（三）用两片74LS161和555定时器构成60进制计数器。
三、集成计数器介绍
（一）集成计数器74LS161管脚介绍
74LS161是4位二进制同步加法计时器。
图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。
CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。
A、B、C、D是数据输入端；QA、QB、
QC、QD是数据输出端
图174LS161管脚排列图
（二）集成计数器74LS161功能介绍
由表1可知，74LS161具有以下功能：
1•异步清零。
当CLR=O时，无论其他各输入端的状态如何，计数器均被直接置0”。
2•同步预置数。
当CLR=1、LOAD=0且在CP上升沿作用时，计数器将
ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。
3•保持（禁止）。
~ClR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。
4.计数。
CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。
表174LS161功能表
输入
输出I
CLR
LOAD
ENP
EKT
CLK
D
C
B
A
QD
QC
QB
QA
0
*
*
*
*
*
*
*
0
0
0
0
1
0
*
D
c
B
A
D
C
R
A
1
1
耳
0
*
*
*
*
*
保持
P1
1
0
*
*
*
4；
*
*
保持
1
1
1
1
*
*
*
计数
四、用555定时器构成多谐振荡器
（一）多谐振荡器的构成
由555定时器构成的多谐振荡器如图1所示，R1,R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。
（二）工作原理
由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于
（1/3）Vcc,故高电平触发端与低电平触发端均为低电平，输出为高电平，放
电管V1截止。
这时，电源经R1，R2对电容C充电，使电压按指数规律上升，
当上升到（2/3）Vcc时，输出为低电平，放电管V1导通，把从（1/3）Vcc上升到（2/3）Vcc由于放电管V1导通，电容C通过电阻R2和放电管放电，电路进人第二暂稳态，其维持时间的长短与电容的放电时间有关，随着C的放电,下降，当下降到（1/3）Vcc时，输出为高电平，放电管V1截止，Vcc再次对电
容C充电，电路又翻转到第一暂稳态
R1
-U^CC■--
-
OIFE-
JJJLS：
-
-
■
-1111
*
*
-
・“
1Uk£l:
:
TW:
:
:
:
VIRTUAt
图2多谐振荡器
五、用两片74LS161和555定时器构成60进制计数器
（一）60进制计数器工作原理
根据设计基理可知，计数器初值00,按递增方式计数，增到59时，再自
动返回到00。
因此，需要使用两片74LS161芯片级联的形式来构成六十进制计数器，一片控制个位，为十进制；另一片控制十位，为六进制。
利用74LS161本身的控制端（完成十进制，在达到1001（即十进制的九）时），给高位芯片一个脉冲使高位芯片计数加一，同时低位芯片反馈清零，这样反复，直到第二片达到0110时第二片自身反馈清零，这样便完成一次60进制的计数，且回到初态，两片74LS161全部反馈清零，继续重复计数。
图1、图2分别为60进制计数器的工作框图和状态转换图。
时钟脉冲
译码显示
译码显示
图360进制计数器的工作框图
00401日Q20O34（M4仍4仍407008009410011412413014415
B
30&294328^27（326（:
25^24口23口22口21口20口19匕18口1：
：
16U
31432433434435436口374311口39口40口41口42口的044
5958b57匕56tJ訪口54口S3口旳250&49<=48口47口朋45
图460进制计数器的状态转化图
（二）实施方案
制作60进制计数器，先要确定使用芯片个数。
74LS161有16个状态，60进制计数器有60个状态，所以就需要两片74LS161串连并采用并行进位方式。
具体电路连接图见图3。
进行计数功能，将低位片的QD、QA连接到高位片的ENP、ENT,同时将低位片的LOAD、ENP、ENT管脚和高位片LOAD接到VCC=5V的电压源上，低位片和高位片CLK端共同接到时钟脉冲CP上。
U1为低位片（十进制计数器）,U2为高位片（六进制计数器）。
U2从0000”
状态开始，到“1010”状态后，这个状态1010”通过与非门U3使CLR为低电平，此时U1清零。
通过两片74LS161同步式连接，使得U2中的ENT、ENP为高电平，在下一个脉冲到来时，开始计数。
U2有从0000”状态到0101”六个状态，下一个状态0110”通过与非门U4,使得U2的CLR为低电平，U2清零。
U1每10个状态，U2有1个状态。
所以LED从00开始计数，显示59后，又从00重新开始。
NAND2
U6
VCC
5V
U1
DCDHEX
DCDHEX
VDD
5V
Vs
i.848k
1
555
VIRTUAL
Time
=3OnF
U2
C
2
10QRl
2886k
R2
10nF
Cf
14
13
12
VCC
DIS
THR
TRI
CON
GND
10
3
4
5
ABCD
NpN
EE
QAqbqqq
R
~LOAD~CLR
CLK
74LS161D
U4
NAND2
A
QA
B
QB
C
QC
D
QD
ENP
RCO
ENT
~LOAD
~CLR
»CLK
3
74LS161D
9
1；
VDD
5V
Vs
3.848k
R1
：
2.886lQ
R2
VCC
RST
OUT
DIS
THR
TRI
CON
GND
10Q
Rl
555
/IRTUAL
±3OnF
土10nF
Time
Cf
NAND2
VCC
U1
D
CLK
74LS161D
U4
<3
NAND2
ENPENT
~LOAD~CLR
10
DCDHEX
DCDHEX
11
15
RCO
QAQBQC
QD
A
QA
B
QB
C
QC
D
QD
ENP
RCO
ENT
~LOAD
~CLR
>CLK
U2
74LS161D
图560进制计数器
五、实验报告
（1）画出实验电路图及状态转换图
（2）总结使用集成计数器的体会。
六、仿真器件
74LS161两片
7400N两个
VCC（5V）一个
DOC-HEX两个
555-VIRTUALTimar一个七、实验设备
（1）数字万用表（UA78A）
（2）模块化电子技术综合实验箱一台
傭执电路中司缱城出级
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