电子线7.docx
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电子线7
电子线路习题
习题1
1.电子线CAD是ComputerAidDesign简称(计算机辅助设计)
2.EDA是ElectronicDesignAutomation的简称。
可以看成是电子线CAD技术的高级阶段。
(电子设计自动化)
3.电子线CAD/EDA一般包含四部分程序:
编辑器,仿真程序,检验分析程序,优化综合程序。
4.判断题
电子线CAD技术是以计算机硬件平台为基础的(√)
ProttelDXP不能兼容Protel99所产生的文件(X)
Pspice只针对模拟电路进行分析(X)
MAXPlusII是主要针对CPLD设计的软件。
(√)
5.电子线CAD与EDA两者的关系是什么?
CAD所指范围更广,EDA只针对电子领域,两者一般没有严格区分。
6.“文本编辑器”编辑的自然语言与平时说话的自然语言是不是同一概念?
否
习题2(p41)
1.ProtelDXP主界面下,执行菜单命令File|New|Schematic,创建新原理图的文件,扩展名是Schdoc
2.
3.在编辑原理图时执行放置元件操作,在元件未固定前,可通过【Space】进行进行元件的方向调整。
每按一次空格键,元件旋转90°,用【X】键进行水平翻转用【Y】键进行垂直翻转。
4.编辑原理图的最终目的是为了,为了生成网络表文件,要执行Design菜单下的Netlist命令,网络表文件是文本文件,它记录了原理图中元件标号、库名、名称及各元件之间的连接关系
5.图纸的大小是通过原理图环境下执行菜单命令Design|Option,在弹出对话框内单击DocumentOptions,然后在StandartStyle设置框内进行选择。
这个说法是否正确?
不正确请改正。
(标准风格只选固定的几种大小图纸,若选“自定义风格,则可以定义任意大小的图纸”)
6.在ProtelDXP中关闭“自动放置电气节点”功能是在Tools|SchematicPreferences。
。
。
命令下,选择Option设置框内的Auto_Junction复选框而设置的,这个说法是否正确?
如果不正确请改正。
(Tools|Preferences|Schematic|Option设置框内的Auto_Junction复选框而设置的)
7.简要叙述电路原理图设计的基本流程。
(自己总结)
8.简要叙述电路原理图网络表的功能(网络表是原理图与印制板图的重要纽带,网络表指出了各元件之间的连接关系,为自动布线提供了依据)
9.什么是ProtelDXP集成库?
p17页的特别提示。
10.
11.添加文字标注和添加文本框分别用在什么场合?
(两者都是进行文字注释说明的,标注一般用于简短说明,文本框用于较多内容的情况下)
习题4(p102)
1、PCB从结构上分为单面板、双面板、多层板三种。
2、焊盘的作用是焊接元件的引脚。
3、PCB文件的设计方法有直接套用软件提供的模板和利用PCB设计向导两种。
4、DXP下放置焊盘的命令是在PCB编辑环境下选择:
菜单Place|Pad(或直接连续按下PP)。
5、过孔是为连通各层之间的线路,在各层需要连通的导线交汇处钻上一个公共孔。
6、简述印刷电路板的概念和作用P59页第一二节。
7、印刷电路板根据导电图形的层数,一般分为哪几类?
各有和特点?
电气类、机械类和外观类。
电气类用于信号层、内部电源、接地;机械类标示电路板在制造过程中的标记如尺寸线,螺钉孔,对齐标记等;外观类层用于各种辅助层,有面层(膜),阻焊层(膜),锡膏层(膜),丝印层,禁止布线层。
8、简述飞线的作用:
在PCB自动布线时供观察用的类似橡皮筋的元器件之间的连线,自动布线结束后,可以通过飞线来观察元器件之间的连接情况,有没有该连的未连接的元件。
9、焊盘和过孔有何区别?
焊盘只能在顶层和底层,用于焊接元件的引脚,过孔可以连接不同层之间的导线,过孔的上下两层处也可以带焊盘。
10、PCB中禁止布线层有什么作用?
用于规范元器件与布线区域,任何有电气特性的对象不能跨越该区域边界。
11、网络表和元器件封装的载入方法有哪些?
一是在原理图下执行菜单命令,design|UpdatePCB。
二是在PCB编辑环境下载入原理图:
执行菜单命令:
Design|ImportChangesFrom。
两种方法都可以载入网络表和封装。
习题7p159
1、Pspice由如下六个基本程序模块组成:
电路原理图输入程序Schematics、激励源编辑程序StimulusEditor、电路仿真程序PspiceA/D、输出结果绘图程序Probe、模型参数提取程序Parts、元件模型参数库LIB
2、Pspice电路网单文件扩展名为.cir
3、Pspice规定0为接地点,其它节点的编号可以是任意数字或字符串。
4、电路元件和电源用名称第一个字母作为标志(关键字),其后可以是任何数字或字母,整个名称长度不超过8个字符。
5、阅读下列简单程序,试解释每一语句的含义
Asimpleexample*标题
V1102.0v*电路描述语句,V1是电源名称,
*在节点1和0之间,电压值是2.0V
I1215ma*电流名称I1,在节点2和1之间,值5ma。
R1123k*电阻R1,在1和2之间,阻值3k。
R2201k*电阻R2,在2和0之间,阻值1k。
.OP*直流工作点分析命令
.END*结束语句。
6、如图所示为一个网单文件的在编辑窗口中的输入界面,若要仿真此程序,该执行什么操作命令?
如果仿真后若查看仿真结果,应该执行什么操作命令?
请写出操作命令。
首先要存盘:
执行菜单File|Saveas
再执行仿真命令:
菜单命令Simulation|Run
查看结果,可打开outputfile文件:
View|Outputfile
(注:
若有图形输出命令,要查看输出图形,可执行菜单:
View|SimulationResults)
习题8p187
1.Pspice直流工作点分析是在电路中电感短路,电容开路的情况下,计算电路的静态工作点。
2.灵敏度分析一般分为两种,绝对灵敏度分析、相对灵敏度分析。
3.对一单管放大电路,若要计算电路的电压增益,应该对该电路进行小信号直流传输函数分析(.TF)。
4.进行瞬态分析时,如果用户不指定,程序自动从0时间开始,按隐含的最大步长为MIN{TSTEP,(TSTOP-TSTART)/50}进行分析。
5.直流分析有什么作用?
直流工作点分析(.OP)、直流扫描分析(.DC)----确定某元件变化对输出的影响、直流小信号传输函数计算(.TF)――求出增益及输入输出阻抗、直流灵敏度分析(.SENS)――了解哪些元件对直流偏置的影响最大最敏感。
6.蒙特卡罗分析与最坏情况分析有什么不同?
每次蒙特卡罗分析时采用的元器件值分布中随机采样;而最坏情况分析给出元件参数的容差。
7.对下图电路进行直流工作点分析,交流分析、瞬态分析、编写Pspice电路网单文件,分析仿真结果波形。
8.
1
AEXERCISE
2
V120SIN(052kHz)*交流信号,偏置为0,峰峰值5v,2kHz
R1212k
C110470nF
R2103.3k
.OP*直流工作点分析
.ACLIN10001k1G*交流小信号分析,取1000个点,频率从1k到1G。
.TRAN0.005ms20ms*瞬态分析,间隔0.005ms,截止时间20ms
.PROBE*画图
.END
9.对下图电路,进行静态工作点分析,编写Pspice电路网单文件分析仿真结果波形。
10.设计一个RC振荡器。
要求振荡频率f0=500Hz,输出幅度大于8v,非线性失真系数D小于4.0%,写出Pspice电路网单文件。
11.积分电路如图所示,运算放大器A的型号为A741(采用非线性洪模型),电阻分别取为2k和4k。
试编写Psoice电路网单文件,求解下列问题:
⑴设输入信号是幅度为1v,频率为1Hz的正弦波,求输出电压U0的波形。
⑵设输入信号是高、低电平分别为+1v、-1v,周期为2ms的方波电压,求输出电压U0的波形。
⑶若将上述方波电压的周期改为12ms,再求电压U0的波形。
习题9P233
1、VHDL是一种结构化设计语言,一个设计实体(电路模块)包括实体与结构体两部分,结构体描述D
A.器件外部特性B。
器件的综合约束
C.器件外部特性与内部功能D.器件的内部功能
2、下列标识符中,B是不合法的标识符。
A.tate0B.9moonC.mot_Ack_0D.signal
3、关于VHDL中的数字,请找出以下数字中最大的一个:
A。
A.2#1111_1110#B.8#276#(基数#数值#指数,“_”代表逗号“,”)
(1111,1110)(010,111,110)
C.10#170#D.16#E#E1
(AA=11001100)(E0=1110,0000)
4、进程中的变量赋值语句,其变量更新是C。
A.立即完成B.按顺序完成
C.在进程的最后完成C.都不对
5、信号a,b,c,定义为
a:
bit:
=’1’;signalb:
bit_vector(3downto0):
“1100”;signalc:
bit_vector(3downto0):
=“0010”,
写出下列各种信号赋值的结果。
y1<=aandb;---0(00011100)
y2<=corb;---1110(00101100)
y3<=bxorc;---1110(11000010)逻辑左移
y4<=bsll2;---0000(1100->1000->0000)
y5<=brol2;---0011(1100->1001->0011)循环左移
6。
信号a、b的定义为:
signala:
bit_vector(3dowtu0):
=“0010”;
signalb:
bit_vector(3dowtu0):
=“1100”,写出下列信号属性的含义。
a’low0(取最低边界值)
a’high3(取最高边界值)
a’left3(取左边边界值)
a’right0(取右边边界值)
a’range3downto0(取范围)
7、VHDL程序设计结构包括几个组成部分?
每部分的作用是什么?
包括库声明部分,实体部分和结构体三部分。
库提供可以共享的编译过的信息;实体描述器件的外观,包含输入输出端口及引脚等信息;结构体描述器件的内部结构和工作原理。
8、库由那几部分组成?
在VHDL语言常见的有几种库?
设计人员怎样使用现有的库?
整个库有ieee库、std库和work库。
使用库时首先用library库声明语句,然后使用use语句调用库的程序包中的内容。
9、一个包集合由哪两大部分组成?
包集合体通常包含那些内容?
程序包定义包括包声明(Package)和包体(PackageBody)两部分组成。
包集合通常包含常数声明、数据类型声明、文件定义和子程序声明。
(p201)
10、VHDL语言中数据对象有几种?
它的功能特点是什么?
各种对象的作用范围如何?
各种数据对象对应那些实际物理含义?
数据对象有常量、变量和信号三种。
常量是固定的值,可以具有任何类型,代表一定的物理意义,通常代表电源和地,时间等。
变量主要用于暂时存储局部数据,作用范围是本过程、本进程、本函数。
信号作用于全局,代表的物理意义同通常是一条硬件内部的一条连线。
11、什么称为标识符?
VHDL的基本标识符是怎样规定的?
常数、变量、信号、函数、过程、标号等都有其名,该名都称标识符。
标识符以字母开头,后面由数字字母下划线组成,下划线不能连用,整个长度在8个字符之内。
12、信号和变量主要区别是什么?
变量用于局部,信号可用于全局;变量赋值无时间延迟,信号赋值可以有时间延迟;进程对变量不敏感,而对信号敏感;变量只有当前值,信号除当前值外,还有许多相关值,如历史信息等;信号可以看作一条硬件连线,变量无此对应关系;变量用“:
=”赋值,信号用“<=”赋值。
P204
13、VHDL语言中的标准数据类型有哪几类?
用户可以自己定义的类型有哪几类?
标准数据类型有位(bit)、位矢量(bit_vector)、布尔类型(boolean)、整数(integer)、实数(real)、字符串(string)、时间(time)、错误等级(severity_level)、自然数(natural)、正整数(positive)。
自定义类型有枚举类型、数组类型、物理类型、记录类型。
14、用户怎样自定义类型?
试举例说明。
见p207,208的例子
15、VHDL语言有哪几类操作符?
见p208,p209
16、VHDL程序设计的基本语句系列有几种?
它们的特点如何?
它们分别用于什么场合?
它们各自包括一些什么基本语句?
有顺序语句和并行语句两种。
顺序语句按语句的先后次序顺序执行,用于进行算法描述。
并行语句同时执行,用于对硬件电路的并行工作状态的描述。
顺序描述语句有信号和变量赋值语句、wait语句、if语句、case语句、loop语句、next语句、exit语句、return语句、null语句、assertion语句、report语句..并行描述语句有进程并行信号赋值、块语句、
17、case语句一般用在什么场合?
Case是一种选择信号赋值语句,一般用在过程中
18、VHDL中信号赋值和变量赋值有什么区别?
其赋值符号是否相同?
19、VHDL的预定义属性的作用是什么?
哪些项目可以具有属性?
常用的预定义属性有那几类?
20、什么是进程?
进程的启动条件是什么?
什么是函数和过程?
进程和函数、过程有何区别?
21、元件例化语句的作用是什么?
元件例化语句包括几个组成部分?
22、以下是“参数可定制带计数使能异步复位计数器”的VHDL描述,试将括号处的内容补充完整。
--N-BITUPCOUNTERWITHLOAD,COUNTENABLE,ANDASYNCHRONOUSRESET--
libraryieee;
useieee.std_logic_1164.all;
useieee.[std_logic_unsigned].all;
useieee.std_logic_arith.all;
entitycounter_nis
[generic](width:
integer:
=8);
port(data:
instd_logic_vector(width-1downto0);
load,en,clk,rst:
[in]std_logic;
q:
outstd_logic_vector(width-1downto0))
endcounter_n
architecturebehaveof[counter_n]is
signalcount:
std_logic_vector(width-1downto0);
begin
process(clk,rst)
begin
ifrst=‘1’then
count<=[(others=>’0’)];………………………清零
elseif[clk’eventandclk=’1’]then………………….边沿检测
ifload=‘1’then
count<=data;
[elsif]en=’1’then
Count<=count+1;
End[if];
Endif;
Endprocess;
[q<=count];
Endbehave;
23、以下程序有错误,仔细阅读下列VHDL程序,指出错误的语句行,改正错误,并在MAXi+PlusII环境下便宜调试通过。
(1)libraryieee;
(2)useieee.std_logic_1164.all;
(4)entitycnt10is
(5)port(clk:
instd_logic;
(6)q:
outstd_logic_vector(3downto0));
(7)endcnt10;
(8)architecturebhvofcnt10is
(9)signalq1:
std_logic_vector(3downto0);
(10)begin
(11)process(clk)begin
(12)ifrising_edge(clk)begin
(13)ifq1<9then
(14)q1<=q1+1;
(15)else
(16)q1<=(others=>’0’);
(17)endif;
(18)endif;
(19)endprocess;
(20)q<=q1;
(21)endbhv;