数字钟电路设计闪烁整点报时数电Word格式文档下载.docx
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数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，节省了电能。
因此得到了广泛的使用。
数字时钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。
通过设计加深对刚刚学习了的数字电子技术的认识。
我们此次设计数字时钟是为了了解数字时钟的原理，加深对我们所学知识的了解和认识、以及知识迁移的能力。
而且通过数字时钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。
且由于数字时钟包括组合逻辑电路和时叙电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，以及各种电路之间的怎样联系起来的。
（二）、设计指标
1、显示时、分、秒，24小时制。
2、具有校时功能，可以对小时和分单独校时。
3、具有整点报时功能。
4、为了保证计时准确、稳定，由555振荡电路提供标准时间的基准信号。
二、系统框图
（一）、数字时钟的构成
数字时钟实际上是由一个对标准频率（1HZ）进行计数的计数电路为主要部分构成的。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路来构成数字时钟的标准时间基准信号。
（二）、数字时钟的组成框
图3-1
三、单元电路选取和分析
（一）、振荡器设计原理
图4-3555振荡电路及其工作波形
由f=1/T=1/0.7（R1+2R2）C=1KHz（2-1）
和q=tw1/（tw1+tw2）=R1/（R1+R2）（2-2）
为见有效误差,经计算，取R1=4.8KΩ，R2=5.1KΩ，为了使产生脉冲的周期误差小，我选用R1加一个10KΩ的电位器。
电容应选用0.1μF。
为见效可能出现的干扰，555芯片的5脚还应接0.01μF的滤波电容。
（二）、分频器电路
分频器的主要功能有两个：
一是产生标准“秒”脉冲信号，二是可提供功能扩展电路需要的信号，如仿电台报时用的1KHZ的高音频率信号和500HZ的低音频率信号。
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：
该芯片内部有一个2分频和一个5分频器，要实现10分频就的将中规模计数器74LS90的QA端和其输入端INA相连，即可实现十分之一分频。
将3片这样连接的74LS90级联，因为每片为十分之一分频器，3片级联就正好得到1HZ的标准“秒”脉冲信号。
而第一片的输出端QA输出的即为500HZ。
具体电路如图2-6。
图示分频电路
（三）、时间计数器电路
时间计数器电路由秒个位和秒十位计数器，分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器，分个位和分十位计数器均为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。
这些计数器电路都可以由中规模集成计数器74LS90来实现。
1、秒计数器的设计
秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了时信号发生器和分信号发生器的精度。
“秒”计数器为60进制计数器。
实现此100模数的计数器是由两片中规模集成计数器74LS90构成的。
首先分别将两片74LS90设置成10进制加法计数器。
即将两片的74LS90的置数端R0和R9都接地，将INA端接到QA端，以QD为进位输出端，则构成了10进制加法计数器。
再将其中一片74LS90计数器的进位输出端QD接到另一片74LS90的进位输入端INA端。
如此，两片计数器最大的即可实现100进制的计数器。
接下来，利用74LS90的反馈置数的方法实现60进制。
74LS90属于异步置数，所以计数器输出“2QD2QC2QB2QA、1QD1QC1QB1QA=0110、0000”时，通过置数脉冲使计数器清零，也就是此时QB，QC发出置数脉冲送至清零端R0，则R0使计数器清零[4-6]。
“秒”计数器电路图如图所示。
图示秒计数器电路
2、分计数器的设计
“分”计数器也是60进制计数器。
同“秒”计数器一样是由两片中规模集成计数器74LS90构成。
将两片74LS90按同秒计数器的方法先接成10进制加法计数器，再按“秒”计数器电路的方法连接就可实现100进制的计数器。
再用同“秒”计数器的方法实现60进制。
其电路图同“秒”计数器电路图。
如下图所示。
图示分计数器电路
3、时计数器电路
时计数器是24进制计数器。
实现此模数的计数器也是由两片中规模集成计数器74LS90构成。
同“分”、“秒”计数器一样，先将两片计数器74LS90连接成24进制的加法计数器，再把两片计数器74LS90用“秒”计数器的方法接成可实现100进制的计数器。
当计数器状态为“2QD2QC2QB2QA、1QD1QC1QB1QA=0010、0100”时，要求计数器归零。
通过2QB、1QC送出的置数脉冲使两片计数器74LS90同时清零，这样就构成了24进制计数器。
“时”计数器电路图如图所示。
图示时计数器电路
4、译码驱动及显示单元的设计
计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来，需用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为7段译码显示驱动器。
本次设计中选择74LS248作为显示译码电路；
选择ＬＥＤ七段共阴数码管作为显示单元电路。
74LS248引脚排列为：
它的功能表为：
输入
输出
a
b
c
d
e
f
g
×
0（输入）
1
8
2
3
4
5
6
7
8
9
10
11
12
13
14
15
74LS248的功能表
74LS248驱动显示电路连接图如下图所示。
图示译码驱动及显示电路
为了减小流经数码管的电流，以便保护数码管，所以在数码管与地线之间串联一个48欧姆电阻。
（四）、校时电路设计
校时是数字钟应具备的基本功能。
一般电子手表都具有时、分校时功能。
当数字钟接通电源或者计时出现误差时，需要校正时间。
分别对分、时进行连续脉冲校准调整时，在小时校正时不影响分和秒的正常计数，在分校正时不影响秒和小时的正常计数。
校时脉冲采用分频器输出的1Hz脉冲。
由于校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。
（五）、
整点报时电路设计
每一个整点前先鸣叫五次低音（500Hz）,整点时再鸣叫一次高音（1000Hz），同时从51秒开始，数码管每一秒钟闪烁一次。
1、蜂鸣器鸣音
设后4低音（500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（1kHz）发生在59分59秒，它们的持续时间均为1秒，
只有当分十位进位脉冲的QAQC=11
分个位的进位脉冲QAQD=11
秒十位的进位脉冲QAQC=11
秒个位的进位脉冲QA=1时（QAQD=11时，鸣高音）
报时电路才能工作
2、数码管闪烁
数码管闪烁与蜂鸣器鸣音同时进行，整点报时同时作用在视觉与听觉两个方面，这是本次设计比较有特色的地方，设计思路很清晰，
当分十位的进位脉冲QAQC=11
秒个位的进位脉冲QA=1时
数码管的消隐端和1HZ的脉冲端构成的反向与非门电路开始工作。
整个报时电路原理图如下：
四、设计出现的问题和解决的方法
查阅参考资料后，在multisim10中对于各个单元电路以及整个电路的仿真都很顺利，但在PCB制作过程中，问题接二连三地出现了。
（一）、设计需要的部分元件在PCB中没有元件图
解决：
参考资料，自己画出元件图
（二）、设计需要的部分元件在PCB中没有封装图
实际测量出元件的尺寸大小，自己画出封装图
（三）、布线时出现非常多的跳线，导致电路异常复杂
采用双层板布线
五、总电路原理图
六、安装调试过程中出现的问题以及解决的方法
（一）、双层板制作过程中，过板时电路不清晰，上下电路吻合不好
保持板面清洁，先印一面，再钻几个孔，把针插入孔中将两面电路吻合
（二）、电路显示不正常
用电表测量电路中是否出现线短路、虚焊或者其他问题，并修改
（三）整点报时电路中在第59秒时蜂鸣器没有鸣出高音，甚至没有发音
蜂鸣器分有源蜂鸣器和无源蜂鸣器两类，只有无源蜂鸣器支持两端输入，而安装上的是有源蜂鸣器，所以换上无源蜂鸣器即可达到设计效果。
（四）、由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。
级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时。
如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。
通常用几十微法的大电容与0.01F的小电容相并联。
七、设计体会
数字钟的计时功能是依靠计数器的计数、进位完成的。
而数字钟的精度是依靠计数器的触发脉冲的频率精度——1Hz。
晶体振荡器电路和分频器电路设计是最重要的。
通过这次设计我学到了很多东西。
不但巩固了以前的知识而且还学到了许多教材上没有的知识，开阔了知识面。
同时也发现自己有很多知道知识都没有学透甚至根本不会。
今后我会加倍努力学习学会更多的知识。
八、参考文献
[1]阎石.数字电子技术基础（第五版）.北京：
高等教育出版社，2006.5
[2]华成英，童诗白.模拟电子技术基础（第四版）.北京：
[3]夏路易，石宗义.电路原理图与电路板设计教程Protel99SE.北京：
北京希望电子出版社，2002.2
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