EDA流水灯课程设计Word格式.docx

资源描述

EDA流水灯课程设计Word格式.docx

《EDA流水灯课程设计Word格式.docx》由会员分享，可在线阅读，更多相关《EDA流水灯课程设计Word格式.docx（10页珍藏版）》请在冰豆网上搜索。

EDA流水灯课程设计Word格式.docx

第二章系统电路设计

2.1系统总体设计框架结构

设计原理：

由分频器实现2、4、8、16的分频，设计一个十六进制计数器，由低位控制四选一电路，高位控制模式选择电路。

模式选择则由状态机来实现四种状态之间的转换。

2.2系统单元电路设计

2.2.1分频器

设计程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.std_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCLK_DIVIS

PORT（CLK:

INSTD_LOGIC;

CLK_DIV2:

OUTSTD_LOGIC;

CLK_DIV4:

CLK_DIV8:

CLK_DIV16:

OUTSTD_LOGIC）;

ENDCLK_DIV;

ARCHITECTURERTLOFCLK_DIVIS

SIGNALCOUNT:

STD_LOGIC_VECTOR（3DOWNTO0）;

BEGIN

PROCESS（CLK）

IF（CLK'

EVENTANDCLK='

）THEN

IF（COUNT="

1111"

）THENCOUNT<

=（OTHERS=>

）;

ELSECOUNT<

=COUNT+1;

ENDIF;

ENDPROCESS;

CLK_DIV2<

=COUNT（0）;

CLK_DIV4<

=COUNT

（1）;

CLK_DIV8<

=COUNT

（2）;

CLK_DIV16<

=COUNT（3）;

ENDRTL;

仿真分析：

本程序用VHDl语言，对时钟信号进行2分频、4分频、8分频、16分频。

由仿真波形图看出：

ＣＬＫ＿ＤＩＶ２、ＣＬＫ＿ＤＩＶ４、ＣＬＫ＿ＤＩＶ８、ＣＬＫ＿ＤＩＶ１６的时钟周期分别是ＣＬＫ的２倍，４倍，８倍，１６倍。

所以该程序实现了2分频、4分频、8分频、16分频，及达到了设计目的。

仿真波形：

2.２.２　四选一电路

程序如下：

entityMUX4_1IS

PORT（a,b,c,d:

instd_logic;

s1,s2:

outSTD_LOGIC）;

ENDENTITYMUX4_1;

ARCHITECTUREoneOFMUX4_1IS

=awhens1='

ands2='

elsebwhens1='

elsecwhens1='

elsedwhens1='

else'

;

endARCHITECTUREone;

仿真结果分析：

由仿真图可以看出，当ｓ１＝０，ｓ２＝０时，输出Ｙ＝ａ；

当ｓ１＝０，ｓ２＝１时，输出ｙ＝ｂ；

当ｓ１＝１，ｓ２＝０时，输出Ｙ＝ｃ；

当ｓ１＝１，ｓ２＝１时，输出Ｙ＝ｄ；

所以，该程序实现了四选一的目的，达到了设计要求。

２.２.３　十六进制计数器

LIBRARYieee;

USEieee.std_logic_1164.all;

USEieee.std_logic_unsigned.all;

ENTITYCNT_16IS

PORT（CLRN,CLK:

OUTSTD_LOGIC_vector（1downto0）;

OUTSTD_LOGIC_vector（1downto0））;

ENDCNT_16;

ARCHITECTUREaOFCNT_16IS

PROCESS（CLK,CLRN）

VARIABLEtmpha:

std_logic_vector（3downto0）;

IFCLRN='

THENtmphA:

0000"

ELSIFCLK'

eventANDCLK='

THEN

iftmpha<

15thentmpha:

=tmpha+1;

elsetmphA:

endif;

CASEtmphaIS

WHEN"

00"

0001"

01"

0010"

10"

0011"

11"

0100"

0101"

0110"

0111"

1000"

1001"

1010"

1011"

1100"

1101"

1110"

WHENothers=>

ENDCASE;

ENDPROCESS;

ENDa;

由仿真图可以看出，Ａ作为计数器的低位，Ｂ作为计数器的高位，对脉冲Ｃｌｋ进行计数。

实现了十六进制计数的功能。

达到了设计的目的。

2.２.４状态机程序

ENTITYSJIS

PORT（RESET,CLK:

INSTD_LOGIC;

a1,a2:

OUTSTD_LOGIC_VECTOR（15DOWNTO0））;

ENDsJ;

ARCHITECTUREbehvOFSJIS

TYPEFSM_STIS（s0,s1,s2,s3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15）;

SIGNALcurrent_state,next_state:

FSM_ST;

REG:

PROCESS（reset,clk）

BEGIN

IFreset='

THENcurrent_state<

=s0;

ELSIFclk='

ANDclk'

EVENTTHEN

current_state<

=next_state;

ENDPROCESS;

COM:

PROCESS（current_state,a1,a2）

ifa1='

anda2='

THEN

CASEcurrent_stateIS

WHENS0=>

00001"

NEXT_STATE<

=S1;

WHENS1=>

00011"

;

NEXT_STATE<

=S2;

WHENS2=>

00111"

=S3;

WHENS3=>

01111"

=S4;

WHENS4=>

11111"

=S5;

WHENS5=>

=S6;

WHENS6=>

=S7;

WHENS7=>

=S8;

WHENS8=>

=S9;

WHENS9=>

=S10;

WHENS10=>

=S11;

WHENS11=>

=S12;

WHENS12=>

=S13;

WHENS13=>

=S14;

WHENS14=>

=S15;

WHENS15=>

=S0;

ENDCASE;

elsifa1='

00000"

elsea1='

10000"

11000"

11100"

11110"

endif;

endPROCESS;

ENDBEHV;

设计分析：

该程序是根据状态机编写的四个模式的选择程序，由十六进制计数器的高位控制该程序中的ａ１、ａ２。

当ａ１＝０，ａ２＝０时，选择效果一；

当ａ１＝０，ａ２＝１时，选择效果二；

当ａ１＝１，ａ２＝０时，选择效果三；

当ａ１＝１，ａ２＝１时，选择效果四；

2.３系统设计电路

将２.２中的四段程序封装后按设计原理框图连接起来，得到如下原理图：

第3章　实验结果和分析

3.1实验使用的仪器设备

　　安装有Ｍａｘ＋ｐｌｕｓⅡ１０.２的计算机一台

　　仿真实验箱一台

3.2测试结果分析

　　为验证所设计程序是否正确，将程序下载进行硬件测试。

在MAX+PLUSⅡ开发环境中进行管脚锁定，连接好下载线，然后将目标文件下载到器件中。

经过测试，流水灯样式一共有4种，如模式选择程序描述的一样，且每一种效果有四种速度可调。

通过按键调节显示样式及调节流水灯变化快慢。

结束语

经过一周的努力终于完成流水灯的设计，流水灯是由四个部分组成，其中包括分频器、四选一电路、十六进制计数器、状态选择器。

在该次课程设计过程中，也遇到了许多问题，但通过查阅资料，上网查阅，问题都得到了解决。

列如：

在一个实体中，如果有两个或两个以上的进程，那么在各自的进程中，不能对同一个信号进行赋值；

信号和变量的区别在于，信号在进程之外进行定义，而变量只能在某个进程中进行定义，在多进程执行的时候，外部进程不能使用本进程的变量。

还有一个最为重要的问题就是，需要考虑资源量，一个芯片中可以下载进去的程序大小是有限的，在程序设计的时候尽量少申请变量和信号，对于信号和变量，位数能少则少，这样生成的模块资源才不会占用很大。

通过这次EDA试验设计，我感觉自己设计的流水灯功能虽然很简单，但从中我获得了许多。

至少说又学会了一门VHDL语言，学会了MAX-PLUSII的使用，包括模块设计，波形仿真以及原理图的设计。

我越来越相信只有通过自己动手实践，才能发现具体问题，才能够对问题有深刻的认识，最后才能从根本上解决问题。

展开阅读全文