18位800kSPSAD转换器AD7674及其接口设计精Word文件下载.docx
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通用并口（可工作于18位、16位或8位的模式）和3线的串口，且都与3V和5V逻辑兼容。
2封装与引脚说明
AD7674具有两种封装形式：
48脚LQFP和48脚LFCSP封装，其封装图如图2所示。
图248引脚LQFP封装图
表1AD7674引脚简介
管脚号
助记符
说明
1，44
AGND
模拟电源地
2，47
AVDD
模拟电源输入引脚
3
MODE0
数据输出模式选择位，与MODE1一起选择输出数据的接口模式
4
MODE1
数据输出模式选择位，与MODE0一起选择输出数据的接口模式
0018位接口
0116位接口
10字节接口
11串行接口
5
D0/OB/2C
当MODE=0（即18位接口模式时），此引脚是并行数据输出总线的第0位，且数据码是二进制数原码；
在其余模式下，此引脚允许选择为二进制原码或补码。
当OB/2C为高电平时，数字输出为二进制原码；
当为低电平时，最高位被取反，则二进制的补码从其内部移位寄存器中输出。
6
WARP
转换模式选择。
当此引脚的输入为高电平且IMPLUSE为低电平时，则WARP选择最快模式，可达到最大的数据吞吐量，并启动最小的转换率用于保证高的精度。
当此引脚为低电平时，高精度和最小转换滤相独立
7
IMPULSE
转换模式选择位。
当此引脚的输入为高电平且WARP为低电平时，IMPULSE选择省电模式，在此模式下，耗电量几乎正比于采样率。
当WARP和IMPULSE都为低电平时，则选择正常模式。
8
D1/A0
当MODE=0（即18位接口模式时），此引脚是并行输出数据总线的第一位。
在其他模式中，此引脚控制着数据输出的模式。
9
D2/A1
当MODE=0或1时，此引脚是并行输出数据总线的第二位。
10
D3
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第三位。
无论在哪个模式中，此引脚都用作输出。
11，12
D4/5或DIVSCLK0/1
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第四位和第五位。
13
D6或EXT/INT
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第六位。
当MODE=3时，此引脚的输入作为数字选择输入用于选择内部数据时钟和外部数据时钟。
当EXT/INT为低电平时，内部时钟选择SCLK输出；
当EXT/INT杯被置为逻辑高电平时，则数据输出与外部时钟信号（从SCLK引脚输入）同步
14
D7/INVSCLK
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第七位。
当MODE=3时，此引脚的输入被用来选择SYNC信号的激活状态。
当此引脚为低电平时，SYNC的激活状态为高电平；
而为高电平时，SYNC的激活状态为低电平。
15
D8/INVSCLK
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第八位
当MODE=3时，此引脚输入的信号用于将SCLK信号反转，无论在主机还是从机模式，此引脚都处于激活状态
16
D9/RDC/SDIN
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第九位
当MODE=3时，此引脚的输入根据EXT/INT的不同而用于外部数据选择输入或读模式选择输入。
当EXT/INT为高电平时，RDC/SDIN被用于将单个SDOUT线上的两个或多个ADC的结果输入到链路中。
在读时序开始后经过18个SCLK周期的延时，SDIN上的数字数据将通过SDOUT输出；
当EXT/INT是低电平时，RDC/SDIN用来选择读模式。
当RDC/SDIN为高电平时，在转换期间数据就可从SDOUT上输出。
当RDC/SDIN为低电平时，只有当转换结束时数据才可以从SDOUT上输出
17
OGND
输入输出接口的数字电源地
18
OVDD
输出接口的数字电源
19
DVDD
数字电源
20
DGND
数字电源地
21
D10/SDOUT
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第十位。
当MODE=3时，此引脚的输入用于串行数据输出，且与SCLK同步，转换结果存于片内寄存器中。
AD7674由内部寄存器中向外传输转换结果，以高位在前的方式传输。
数据格式由OB/2C的逻辑电平决定。
在串口模式中，当EXT/INT为低电平时，SDOUT在SCLK的上下沿都有效；
而当EXT/INT是高电平且INVSCLK是低电平时，SDOUT在SCLK的上升沿被更新，而在下降沿被激活；
如果INVSCLK是高电平，SDOUT在SCLK的上升沿被更新，而在下一个上升沿被激活。
22
D11/SCLK
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第十一位。
当MODE=3时，此引脚的输入是串行数据的时钟输入或输出，这取决于EXT/INT引脚的逻辑电平。
当数据SDOUT被更新时下降沿由INVSCLK引脚的逻辑电平决定。
23
D12/SYNC
在除MODE=3之外的模式中，此引脚是并行输出数据总线的第十二位。
当MODE=3时，此引脚的输出用于数字输出，且与内部数据时钟同步（EXT/INT为逻辑低电平）。
当读时序被启动并且INVSYNC是低电平时，SYNC被置为高电平，并且在SDOUT输出有效时一直保持高电平；
当读时序被启动并且INVSYNC是高电平时，SYNC被置为低电平，并且在SDOUT输出有效时一直保持低电平；
24
D13/RDERROR
当MODE=3且EXT/INT为高电平时，此引脚的输出作为读错误标志。
在从机模式中，当读操作被启动且还未完成时，如果此时转换完成，则当前数据将丢失，并且RDERROR被置为高电平。
25-28
D14-D17
这四位引脚是并行输出数据总线的第十四位到第十七位。
在任何接口模式中这些引脚是输出引脚
29
BUSY
BUSY位的输出。
当此位变为高电平时转换开始，直到转换结束一直保持高电平，且数据被送到内部移位寄存器中。
BUSY的上升沿可用来作为数据准备好的时钟信号。
30
必须与数字地相连
31
RD
读数据位。
当CS和RD均为低电平时并口或串口总线被使能
32
CS
片选端。
当CS和RD均为低电平时并口或串口总线被使能，CS也被用于外部时钟的门信号
33
RESET
复位输入引脚。
当此引脚被置为逻辑高电平时，AD7674被复位。
如果此引脚未被使用，则必须与DGND相连
34
PD
掉电输入引脚。
当此引脚被置为逻辑高电平时，进入掉电模式，且在当前转换完成后转换将被禁止。
35
CNVST
转换开启端。
CNVST的上升沿将内部的采样保持电路置于保持状态，并开启转换。
在脉冲模式中，如果CNVST是低电平且转换相位完成时，内部的保持采样电路将被置于保持状态，转换立即被开启。
36
模拟地
37
REF
基准点压输入和内部基准缓冲输出端。
当内部基准缓冲未使用时，则REF引脚接外部基准。
38
REFGND
基准输入的模拟地
39
IN-
模拟差分输入的负端
40-42，455
NC
未使用
43
IN+
模拟差分输入的正端
46
REFBUFIN
点压基准缓冲的输入端。
内部基准缓冲有一个固定的门限值。
当电压是2.5V时输出为4.096V
48
PDBUF
基准缓冲选择端。
当此引脚为低电平时，缓冲被选择；
当为高电平时，基准被关闭。
3内部结构及功能
3.1内部结构
AD7674是高速、低功耗、单电源供电、高精度的18位AD转换器，它采用逐次逼近结构。
由于逐次逼近结构的多路技术和低功耗，使此器件比一般∑-△AD转换器的性能更优越；
而且芯片内部还集成了跟踪保持电路，逐次渐进的结构使其没有任何通道延时，这些特征使此器件广泛的应用于多通道系统中。
AD7674根据应用的需要可以配置成不同的模式来达到最优的效果，在WARP模式中，其速度可达800kSPS。
AD7674由5V单电源供电，此器件采用48引脚的LQFP和48引脚的LFCSP封装，这种封装可以节约空间，并且与AD7676、AD7678和AD7679的引脚相兼容。
3.2AD转换的工作过程
AD7674是基于可调负载的DA转换器的逐次渐进型AD转换器。
图3所示为AD转换器的简易图。
容性DAC由两个相同的电容阵列组成，这两个电容阵列分别与比较器的两个各输入端相连。
图3AD转换简单示意图
在数据采集阶段，与比较器输入端相连的阵列通过开关SW+和SW-与AGND相连。
所有独立的开关都与模拟输入端相连，这样以来，此电容阵列被用作采样电容，并从IN+和IN-的输入端得到模拟信号。
当数据采集完成后，
的输入变为低电平，此时转换状态被启动。
当转换开始后，首先SW+和SW-打开，然后两个电容阵列与输入断开，并与REFGND的输入相连。
IN+和IN-的差分输入使比较器变得不平衡了，将电容阵列在REFGND和REF之间转换，使比较器的输出以一定的值变化（VREF/2、VREF/4、、、VREF/262144）。
由控制逻辑来控制这些开关，并从高位开始，这样比较器就达到了平衡状态。
在完成这个过程之后，控制逻辑将产生AD转换代码的输出，并将BUSY线的输出置为低电平。
3.3AD转换的工作模式
AD7674具有三种工作模式：
Warp模式、Normal模式和Impulse模式，不同的模式适用于不同的场合。
在WARP模式中，AD转换速度可达800kSPS。
然而，在此模式中只有当转换间隔不超过1ms时，才能保证转换精度。
如果转换间隔超过1ms，则前一次的转换结果将被丢失。
AD7674的此模式适用于采样率高的场合。
Normal模式是对于转换间隔没有任何要求的最快的转换模式，可达666kSPS。
此模式适用于异步系统中，如数据采集系统，此系统对速度和精度都有很高的要求。
脉冲模式，是最省电的模式，此模式最大的数据吞吐量为570kSPS。
例如，如果此器件的转换速度为1kSPS时，耗电量仅有136uW。
此模式的低功耗特性使AD7674适用于电池供电系统中。
4AD7674在高速采集系统中的应用
图4为AD7674在高速采集系统中的电路，此电路包括电压基准输入的设计、模拟电压输入部分的设计、模拟和数字电源供电的设计及接口电路的设计。
下面将分别叙述采用这种电路的原理和依据。
图4AD7674在高速采集系统中应用电路图
4.1模拟信号输入部分
图5为AD7674一个简单的模拟输入电路。
图中的二极管用来保护输入引脚所带来的静电。
必须注意输入值一定不能超过所允许的最大输入范围，这些二极管可承受的最大前置电流为120mA。
图5AD7674简单的模拟输入电路
在模拟信号采集阶段，AD7674的功能类似一个单极的RC滤波器，由R+、R-和Cs组成，R+和R-的值均为102Ω。
Cs的值为60pF，构成AD转换器的采样电容。
在26MHz频率的-3dB处的单极滤波器可以消除来自输入端的噪声和不希望有的干扰。
由于AD7674的输入阻抗比较大，因此此芯片可以由无增益误差且阻抗低的器件来驱动。
这样就允许用户在放大器输出端和ADC的模拟输入端连接一个单极RC滤波器（如图4所示），用来提高AD7674模拟输入端抗干扰能力。
然而，阻抗的值也不能过大，因为它影响着模拟电流的性能，尤其是对总谐波失真（THD）有很大影响。
最大阻抗值取决于THD所能承受的最大值，而THD又随着阻抗源和最大输入频率的变化而变化。
尽管AD7674容易驱动，但是驱动放大器的选择必须符合以下要求：
1、在采用18位模式时，驱动放大器和AD7674的模拟输入电路必须同时满足电容阵列的全量程步进值。
而在放大器的数据手册中0.1%或0.01%是通常可见的，这样可以将18位模式时的补偿时间和驱动器优先选择区分开。
而放大器AD8021具有低噪声和高增益带宽的特性，符合补偿时间的要求。
2、驱动放大器所产生的噪声必须保持尽可能的低，以提高AD7674的信噪比和降低转换噪声。
驱动放大器产生的噪声由AD7674模拟输入的单极滤波器（由R+、R-和Cs组成）滤除。
信噪比（SNR）随放大器的变化公式为：
其中，f-3dB是AD7674输入带宽的-3dB倍或输入滤波器的截止频率，单位是MHz；
N是放大器的噪声因数；
eN是放大器输入电压的等效噪声，单位nV/Hz；
例如，AD8021的等效输入噪声为2nV/Hz，而噪声增益为+1，此时SNR降低了0.34dB（如图4所示）。
如果没有AD8021，则SNR将降低1.8dB。
3、驱动器的总谐波失真THD性能必须满足器件AD7674的要求
AD8021满足上述的这些要求，而AD8021需要一个10pF的补偿电容，此补偿电容应选用NPO陶瓷或云母电容。
4.2基准电压
无论是否有内部基准缓冲，AD7674都可以采用外部电压基准。
当多个ADC共用一个基准电压时，推荐使用内部基准缓冲。
然而，使用外部基准电压具有以下优点：
1、采用外部基准电压（接近于5V）比典型的4.096V基准（当采用内部基准缓冲时）所得到的信噪比高、动态范围宽（可达到1.7dB）。
2、当关闭内部基准缓冲时（PDBUF），可以节电。
当采用内部基准缓冲时，PDBUF应该为低电平。
当从REFBUFIN输入2.5V的基准电压时，可以REF脚得到4.096V的基准电压。
无论是采用外部基准还是内部基准，基准输入端REF都有一个动态阻抗范围，因此就需要在REF和REFGND之间进行退耦处理，即在REF和REFGND之间连接一个ESR47uF的钽电容，以达到最小的寄生电感。
4.3电源供电
AD7674具有三个电源引脚：
模拟电源5V（AVDD），数字电源（DVDD）和数字接口输出电源（OVDD）。
OVDD定义为逻辑输出电源，工作在2.7V到DVDD＋0.3V之间。
为了减少供电源的数目，数字电源可以通过一个简单的RC滤波器从模拟电源得到，如图4所示。
当OVDD不高于DVDD0.3V时，AD7674的OVDD时相对独立供电的。
另外，OVDD对电压的变化不敏感，它具有宽的频率范围，如图6所示。
图6PSRR和频率关系图
4.4AD转换控制
图7所示为AD转换过程时序图。
信号控制AD7674转换的开始，一旦转换开始就不能被放弃或重新开始，直到转换完成。
而
信号与CS和RD互不干扰。
图7AD转换时序
NSVT信号是数字信号，要求有良好的边缘特性。
而SNR是一个临界值，
信号要求有很小的抖动，可采用一个专门的振荡器来产生
信号，或者采用高频率低抖动的时钟来产生，如图4所示。
在Impulse模式中，可以自动开启转换。
当BUSY信号变为低电平而
信号保持低电平时，AD7674控制数据采集阶段，并自动启动一个新的转换。
当
一直保持低电平时，AD7674将自动保持转换过程。
值得注意的是，当BUSY信号变为低电平时，模拟信号被输入。
同样，当上电时，
被置为低电平以开启转换过程。
在Impulse模式中，AD7674的转换速度将比570kSPS高，而这个特征在Warp和Normal模式中所没有的。
4.5数字接口设计
AD7674具有一个通用的数字接口，它可由串口或并口配置为主机模式。
将OVDD输入引脚和主机的数字接口相连，AD7674的数字接口就可以提供3V和5V的逻辑电源。
在18位接口模式以外的其他模式中，向
引脚输入的可以是直接二进制或二进制的补码。
和
信号控制着数字接口，当这两个信号中有一个是高电平时，接口都会处于高阻状态。
通常在多芯片系统中，
用作片选信号，而在单芯片系统中
一般为低电平。
信号用来控制转换结果在数据总线传输。
1、并口
AD7674的并口总线宽度可配置为18位、16位或8位。
数据既可以在每次转换完成后读出，也可在下一次转换过程中读出，读数据时序分别如图8、9所示。
然而在转换过程读数据模式中，推荐在前半转换周期读数据，这样可以避免数字接口和模拟转换电路之间潜在的数据冲突。
图8从机读并行数据时序（在转换结束后读数据）
图9从机读并行数据时序（在转换过程中读数据）
2、串口
当MODE0和MODE1都为1时，AD7674将被配置成串口，18位数据从SDOUT引脚以高位在前的形式输出，且与SCLK引脚所提供时钟的18个脉冲同步，输出数据时钟在上升沿和下降沿都有效。
3、主机串口
引脚为低电平时，AD7674内部产生并提供串口数据时钟SCLK。
当串口数据有效时，AD7674还产生SYNC信号给主机。
如果需要，串口时钟信号SCLK和SYNC信号可以置反。
RDC/SDIN引脚的输入决定着，是在转化结束后读数还是在转换过程中读数。
图10和11所示为这两种模式的时序。
通常，由于AD7674具有大的数据吞吐量，因此串口采用在转换过程中主机读数据模式。
图10主机串口读数时序（转换结束后读数）
图11主机串口读数时序（在转换过程读数）
4、从机串口
引脚是高电平时，AD7674的串口时钟采用由SCLK引脚输入的外部时钟。
在这个模式中，
是外部时钟的门信号，当
信号都为低电平时，数据既可在一次转换结束后被读取，也可以在转换过程中读取。
外部时钟既可以是连续的时钟，也可以是非连续的时钟。
图12和13所示为这两种模式的时序图。
图12从机串口读书时序（转换结束后读数）
图13从机串口读数时序（在转换过程中读数）
当AD7674处理位结果时，重要的是数字输出输入引脚不能发生电压瞬变，这对第二个半转换状态尤其重要，因为AD7674的错误纠正电路可以纠正第一个半转换状态中不正确的位结果。
鉴于上述原因，推荐使用外部时钟，且是非连续时钟，更重要的是在BUSY的后半个高电平不会发生转换。
5、转换结束后外部非连续的读数时钟
尽管在串口从机模式中不能达到最大的数据吞吐量，但是仍然推荐使用此模式。
图14所示为此模式的时序图。
当一次转换完成后，BUSY信号将变为低电平，当CS和RD都是低电平时，转换结果可以被读取。
数据以高位在前的形式经过18个脉冲时钟传输完毕，在时钟的上升沿和下降沿都有效。
图14从机读串口数据时序图（转换结束后读取）
在此模式的众多优点中转换性能并没有降低，因为在转换过程中数字接口没有出现电压瞬变现象。
另外，数据读取速度可达到40MHz，这样即满足了低速主机数字接口，又实现了高速的串口读数。
最后，只有在这个模式中才具有链路特性，即利用RDC/SDIN输入引脚将多层转换通道连接起来。
这一特性能很好的减少器件和连线的数量。
6、在转换过程中采用外部时钟读取数据
图15所示为此模式的时序图。
在一个转换过程中，当CS和RD都为低电平时，可以读取前一次的转换结果。
数据以高位在前的方式经过18个时钟脉冲传输完毕，期间时钟的上下沿都有效，在当前转换完成之前数据必须传输完毕；
否则，RDERROR将被置为高电平，且会中断读取上一次转换结果的操作。
在此模式中没有链路特性，因此RDC/SDIN的输入应经常保持低电平或高电平。
图15从机读串口数据时序（在转换过程读前一次的转换结果）
为了减少转换性能的下降，强烈推荐使用一个快速非连续的时钟，以保证在前半个转换状态将数据读取完毕。
同时使在转换结束后读数据成为可能，甚至还可以在新的转换开始后连续读完最后一位数据。
7、SPI接口（ADSP－219x）
AD7674通过支持微处理器可应用于传统的直流电测量系统中和模拟信号处理过程中的数字信号处理接口中。
AD7674的接口可配置成为8位或16位的宽度，或者作为微处理器的I/O口或通用串口。
多种外部缓冲可用于防止来自ADC的数字噪声，下面将介绍AD7674与DSP（ADSP－219x）的SPI接口配合使用的方法。
图16所示为AD7674与ADSP－219x的SPI接口连接图。
为与低速的DSP相兼容，AD7674作为从机，规定转换结果只能在转换结束之后，而且此模式具有链路特性。
内部时钟中断时启动转换，18位的输出数据以3字节的形式从SPI口读出。
当DSP发生中断且最后转换信号完成后才可以开始读数据。
ADSP-219x被设置成主机模式，即主机模式位MSTR＝1、时钟极性位CPOL＝0、时钟相位位CPHA＝1和SPI中断使能位TIMOD＝00，通过向SPI的特殊功能寄存器SPICLTx中写入数据来设置。
值得注意的是，必须满足所有的时间要求，SPI时钟应限制在17Mbps，这样允许在1.1us那读取ADC结果。
如果需要高的采样速率，推荐使用并口模式。
图16AD7674与SPI串口连接图
5设计提示
1、在印制电路板中AD7674的模拟部分和数字部分应分开在不同的区域里，然而模拟地和数字地最终是要连在一个点上的，此点最好在AD7674下方或者尽可能的靠近AD7674。
如果AD7674在一个多器件的系统中时，模拟地和数字地也要连在一点上的，这点也要尽可能的靠近芯片本身。
2、设计者要避免让数字线在芯片下方穿过，否则会产生耦合噪声。
而模拟地则允许从AD7674下方穿过，来避免耦合噪声。
而像
和时钟这样的快速变化的信号要与数字地隔离开，避免由于辐射对电路板的其他部分造成影响，同时也要远离模拟信号通道。
要尽量避免数字信号线与模拟信号线的交叉。
电路板上的不同线路要走直角，以减小反馈的影响。
3、AD7674的电源线要使用尽可能粗的线，以达到低阻抗并能较少短时脉冲对电源的干扰。
良好的退耦装置对AD7674也是很重要的，退耦陶瓷电容一般为100nF，且放到距离电
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